llvm/test/CodeGen/AMDGPU/cse-convergent.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py UTC_ARGS: --version 2
   2 ; RUN: llc -march=amdgcn -mcpu=gfx1010 -verify-machineinstrs < %s | FileCheck %s -check-prefix=GCN
   3
   4 define i32 @test(i32 %val, i32 %cond) {
   5 ; GCN-LABEL: test:
   6 ; GCN:       ; %bb.0: ; %entry
   7 ; GCN-NEXT:    s_waitcnt vmcnt(0) expcnt(0) lgkmcnt(0)
   8 ; GCN-NEXT:    s_xor_saveexec_b32 s4, -1
   9 ; GCN-NEXT:    buffer_store_dword v2, off, s[0:3], s32 ; 4-byte Folded Spill
  10 ; GCN-NEXT:    buffer_store_dword v3, off, s[0:3], s32 offset:4 ; 4-byte Folded Spill
  11 ; GCN-NEXT:    s_waitcnt_depctr 0xffe3
  12 ; GCN-NEXT:    s_mov_b32 exec_lo, s4
  13 ; GCN-NEXT:    s_or_saveexec_b32 s4, -1
  14 ; GCN-NEXT:    v_mov_b32_e32 v2, 0
  15 ; GCN-NEXT:    s_mov_b32 exec_lo, s4
  16 ; GCN-NEXT:    v_mov_b32_e32 v3, v0
  17 ; GCN-NEXT:    s_not_b32 exec_lo, exec_lo
  18 ; GCN-NEXT:    v_mov_b32_e32 v3, 0
  19 ; GCN-NEXT:    s_not_b32 exec_lo, exec_lo
  20 ; GCN-NEXT:    s_or_saveexec_b32 s4, -1
  21 ; GCN-NEXT:    v_mov_b32_dpp v2, v3 row_xmask:1 row_mask:0xf bank_mask:0xf
  22 ; GCN-NEXT:    s_mov_b32 exec_lo, s4
  23 ; GCN-NEXT:    v_mov_b32_e32 v5, 0
  24 ; GCN-NEXT:    v_mov_b32_e32 v4, v2
  25 ; GCN-NEXT:    v_cmp_eq_u32_e32 vcc_lo, 0, v1
  26 ; GCN-NEXT:    s_and_saveexec_b32 s4, vcc_lo
  27 ; GCN-NEXT:  ; %bb.1: ; %if
  28 ; GCN-NEXT:    s_or_saveexec_b32 s5, -1
  29 ; GCN-NEXT:    v_mov_b32_e32 v2, 0
  30 ; GCN-NEXT:    s_mov_b32 exec_lo, s5
  31 ; GCN-NEXT:    v_mov_b32_e32 v3, v0
  32 ; GCN-NEXT:    s_not_b32 exec_lo, exec_lo
  33 ; GCN-NEXT:    v_mov_b32_e32 v3, 0
  34 ; GCN-NEXT:    s_not_b32 exec_lo, exec_lo
  35 ; GCN-NEXT:    s_or_saveexec_b32 s5, -1
  36 ; GCN-NEXT:    v_mov_b32_dpp v2, v3 row_xmask:1 row_mask:0xf bank_mask:0xf
  37 ; GCN-NEXT:    s_mov_b32 exec_lo, s5
  38 ; GCN-NEXT:    v_mov_b32_e32 v5, v2
  39 ; GCN-NEXT:  ; %bb.2: ; %end
  40 ; GCN-NEXT:    s_or_b32 exec_lo, exec_lo, s4
  41 ; GCN-NEXT:    v_add_nc_u32_e32 v0, v4, v5
  42 ; GCN-NEXT:    s_xor_saveexec_b32 s4, -1
  43 ; GCN-NEXT:    s_clause 0x1
  44 ; GCN-NEXT:    buffer_load_dword v2, off, s[0:3], s32
  45 ; GCN-NEXT:    buffer_load_dword v3, off, s[0:3], s32 offset:4
  46 ; GCN-NEXT:    s_waitcnt_depctr 0xffe3
  47 ; GCN-NEXT:    s_mov_b32 exec_lo, s4
  48 ; GCN-NEXT:    s_waitcnt vmcnt(0)
  49 ; GCN-NEXT:    s_setpc_b64 s[30:31]
  50 entry:
  51   ; %x = subgroup operation over all lanes.
  52   %x1 = call i32 @llvm.amdgcn.set.inactive.i32(i32 %val, i32 0)
  53   %x2 = call i32 @llvm.amdgcn.update.dpp.i32(i32 0, i32 %x1, i32 353, i32 15, i32 15, i1 false)
  54   %x3 = call i32 @llvm.amdgcn.strict.wwm.i32(i32 %x2)
  55   %cmp = icmp eq i32 %cond, 0
  56   br i1 %cmp, label %if, label %end
  57
  58 if:
  59   ; %y = subgroup operations over lanes satisfying %cond.
  60   %y1 = call i32 @llvm.amdgcn.set.inactive.i32(i32 %val, i32 0)
  61   %y2 = call i32 @llvm.amdgcn.update.dpp.i32(i32 0, i32 %y1, i32 353, i32 15, i32 15, i1 false)
  62   %y3 = call i32 @llvm.amdgcn.strict.wwm.i32(i32 %y2)
  63   br label %end
  64
  65 end:
  66   %y = phi i32 [0, %entry], [%y3, %if]
  67   %ret = add i32 %x3, %y
  68   ret i32 %ret
  69 }
  70
  71 declare i32 @llvm.amdgcn.set.inactive.i32(i32, i32)
  72 declare i32 @llvm.amdgcn.update.dpp.i32(i32, i32, i32 immarg, i32 immarg, i32 immarg, i1 immarg)
  73 declare i32 @llvm.amdgcn.strict.wwm.i32(i32)