llvm/test/CodeGen/AMDGPU/subreg-undef-def-with-other-subreg-defs.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -mtriple=amdgcn-amd-amdhsa -mcpu=gfx906 -verify-machineinstrs -run-pass=machine-scheduler -verify-misched -o - %s | FileCheck %s
   3
   4 # Deciding which lanes are killed needs to account for other defs in the
   5 # instruction.
   6 #
   7 # addVRegDefDeps would encounter the %0.sub0 def and erase %0 from
   8 # current vreg uses because it shared no lanes with %0.sub1 use on the
   9 # nop. It then didn't see the lanemask when it reached the second
  10 # subreg def, and failed to add the necessary dependency between the
  11 # asm and S_NOP
  12
  13 ---
  14 name:            no_live_subrange_at_use
  15 tracksRegLiveness: true
  16 machineFunctionInfo:
  17   isEntryFunction: true
  18 body:             |
  19   ; CHECK-LABEL: name: no_live_subrange_at_use
  20   ; CHECK: bb.0:
  21   ; CHECK-NEXT:   successors: %bb.1(0x80000000)
  22   ; CHECK-NEXT: {{  $}}
  23   ; CHECK-NEXT:   undef %0.sub0:vreg_64 = V_MOV_B32_e32 0, implicit $exec
  24   ; CHECK-NEXT:   %0.sub1:vreg_64 = V_MOV_B32_e32 0, implicit $exec
  25   ; CHECK-NEXT:   [[V_MOV_B32_e32_:%[0-9]+]]:vgpr_32 = V_MOV_B32_e32 0, implicit $exec
  26   ; CHECK-NEXT: {{  $}}
  27   ; CHECK-NEXT: bb.1:
  28   ; CHECK-NEXT:   successors: %bb.1(0x80000000)
  29   ; CHECK-NEXT: {{  $}}
  30   ; CHECK-NEXT:   [[DS_READ_B32_gfx9_:%[0-9]+]]:vgpr_32 = DS_READ_B32_gfx9 [[V_MOV_B32_e32_]], 0, 0, implicit $exec :: (load (s32), addrspace 3)
  31   ; CHECK-NEXT:   INLINEASM &"", 1 /* sideeffect attdialect */, 851978 /* regdef:VGPR_16 */, def %0, 2147549193 /* reguse tiedto:$1 */, %0(tied-def 3)
  32   ; CHECK-NEXT:   INLINEASM &"", 1 /* sideeffect attdialect */, 851977 /* reguse:VGPR_16 */, [[DS_READ_B32_gfx9_]]
  33   ; CHECK-NEXT:   INLINEASM &"", 1 /* sideeffect attdialect */, 851978 /* regdef:VGPR_16 */, def undef %0.sub0, 851978 /* regdef:VGPR_16 */, def undef %0.sub1
  34   ; CHECK-NEXT:   S_NOP 0, implicit %0.sub1
  35   ; CHECK-NEXT:   $sgpr10 = S_MOV_B32 -1
  36   ; CHECK-NEXT:   S_BRANCH %bb.1
  37   bb.0:
  38     undef %0.sub0:vreg_64 = V_MOV_B32_e32 0, implicit $exec
  39     %0.sub1:vreg_64 = V_MOV_B32_e32 0, implicit $exec
  40     %1:vgpr_32 = V_MOV_B32_e32 0, implicit $exec
  41
  42   bb.1:
  43     %2:vgpr_32 = DS_READ_B32_gfx9 %1, 0, 0, implicit $exec :: (load (s32), addrspace 3)
  44     INLINEASM &"", 1, 851978, def %0, 2147549193, %0(tied-def 3)
  45     INLINEASM &"", 1, 851977, %2
  46     INLINEASM &"", 1, 851978, def undef %0.sub0, 851978, def %0.sub1
  47     S_NOP 0, implicit %0.sub1
  48     $sgpr10 = S_MOV_B32 -1
  49     S_BRANCH %bb.1
  50
  51 ...
  52
  53 # Different operand order
  54 ---
  55 name:            no_live_subrange_at_use_swap
  56 tracksRegLiveness: true
  57 machineFunctionInfo:
  58   isEntryFunction: true
  59 body:             |
  60   ; CHECK-LABEL: name: no_live_subrange_at_use_swap
  61   ; CHECK: bb.0:
  62   ; CHECK-NEXT:   successors: %bb.1(0x80000000)
  63   ; CHECK-NEXT: {{  $}}
  64   ; CHECK-NEXT:   undef %0.sub0:vreg_64 = V_MOV_B32_e32 0, implicit $exec
  65   ; CHECK-NEXT:   %0.sub1:vreg_64 = V_MOV_B32_e32 0, implicit $exec
  66   ; CHECK-NEXT:   [[V_MOV_B32_e32_:%[0-9]+]]:vgpr_32 = V_MOV_B32_e32 0, implicit $exec
  67   ; CHECK-NEXT: {{  $}}
  68   ; CHECK-NEXT: bb.1:
  69   ; CHECK-NEXT:   successors: %bb.1(0x80000000)
  70   ; CHECK-NEXT: {{  $}}
  71   ; CHECK-NEXT:   [[DS_READ_B32_gfx9_:%[0-9]+]]:vgpr_32 = DS_READ_B32_gfx9 [[V_MOV_B32_e32_]], 0, 0, implicit $exec :: (load (s32), addrspace 3)
  72   ; CHECK-NEXT:   INLINEASM &"", 1 /* sideeffect attdialect */, 851978 /* regdef:VGPR_16 */, def %0, 2147549193 /* reguse tiedto:$1 */, %0(tied-def 3)
  73   ; CHECK-NEXT:   INLINEASM &"", 1 /* sideeffect attdialect */, 851977 /* reguse:VGPR_16 */, [[DS_READ_B32_gfx9_]]
  74   ; CHECK-NEXT:   INLINEASM &"", 1 /* sideeffect attdialect */, 851978 /* regdef:VGPR_16 */, def undef %0.sub1, 851978 /* regdef:VGPR_16 */, def undef %0.sub0
  75   ; CHECK-NEXT:   S_NOP 0, implicit %0.sub1
  76   ; CHECK-NEXT:   $sgpr10 = S_MOV_B32 -1
  77   ; CHECK-NEXT:   S_BRANCH %bb.1
  78   bb.0:
  79     undef %0.sub0:vreg_64 = V_MOV_B32_e32 0, implicit $exec
  80     %0.sub1:vreg_64 = V_MOV_B32_e32 0, implicit $exec
  81     %1:vgpr_32 = V_MOV_B32_e32 0, implicit $exec
  82
  83   bb.1:
  84     %2:vgpr_32 = DS_READ_B32_gfx9 %1, 0, 0, implicit $exec :: (load (s32), addrspace 3)
  85     INLINEASM &"", 1, 851978, def %0, 2147549193, %0(tied-def 3)
  86     INLINEASM &"", 1, 851977, %2
  87     INLINEASM &"", 1, 851978, def %0.sub1, 851978, def undef %0.sub0
  88     S_NOP 0, implicit %0.sub1
  89     $sgpr10 = S_MOV_B32 -1
  90     S_BRANCH %bb.1
  91
  92 ...