llvm/test/CodeGen/ARM/neon-vcadd.ll

   1 ; RUN: llc %s -mtriple=arm -mattr=+armv8.3-a,+fullfp16 -o - | FileCheck %s
   2
   3 define <4 x half> @foo16x4_rot(<4 x half> %a, <4 x half> %b) {
   4 entry:
   5 ; CHECK-LABEL: foo16x4_rot
   6 ; CHECK-DAG: vcadd.f16 d{{[0-9]+}}, d{{[0-9]+}}, d{{[0-9]+}}, #90
   7 ; CHECK-DAG: vcadd.f16 d{{[0-9]+}}, d{{[0-9]+}}, d{{[0-9]+}}, #270
   8   %vcadd_rot90_v2.i = tail call <4 x half> @llvm.arm.neon.vcadd.rot90.v4f16(<4 x half> %a, <4 x half> %b)
   9   %vcadd_rot270_v2.i = tail call <4 x half> @llvm.arm.neon.vcadd.rot270.v4f16(<4 x half> %a, <4 x half> %b)
  10   %add = fadd <4 x half> %vcadd_rot90_v2.i, %vcadd_rot270_v2.i
  11   ret <4 x half> %add
  12 }
  13
  14 define <2 x float> @foo32x2_rot(<2 x float> %a, <2 x float> %b) {
  15 entry:
  16 ; CHECK-LABEL: foo32x2_rot
  17 ; CHECK-DAG: vcadd.f32 d{{[0-9]+}}, d{{[0-9]+}}, d{{[0-9]+}}, #90
  18 ; CHECK-DAG: vcadd.f32 d{{[0-9]+}}, d{{[0-9]+}}, d{{[0-9]+}}, #270
  19   %vcadd_rot90_v2.i = tail call <2 x float> @llvm.arm.neon.vcadd.rot90.v2f32(<2 x float> %a, <2 x float> %b)
  20   %vcadd_rot270_v2.i = tail call <2 x float> @llvm.arm.neon.vcadd.rot270.v2f32(<2 x float> %a, <2 x float> %b)
  21   %add = fadd <2 x float> %vcadd_rot90_v2.i, %vcadd_rot270_v2.i
  22   ret <2 x float> %add
  23 }
  24
  25 define <8 x half> @foo16x8_rot(<8 x half> %a, <8 x half> %b) {
  26 entry:
  27 ; CHECK-LABEL: foo16x8_rot
  28 ; CHECK-DAG: vcadd.f16 q{{[0-9]+}}, q{{[0-9]+}}, q{{[0-9]+}}, #90
  29 ; CHECK-DAG: vcadd.f16 q{{[0-9]+}}, q{{[0-9]+}}, q{{[0-9]+}}, #270
  30   %vcaddq_rot90_v2.i = tail call <8 x half> @llvm.arm.neon.vcadd.rot90.v8f16(<8 x half> %a, <8 x half> %b)
  31   %vcaddq_rot270_v2.i = tail call <8 x half> @llvm.arm.neon.vcadd.rot270.v8f16(<8 x half> %a, <8 x half> %b)
  32   %add = fadd <8 x half> %vcaddq_rot90_v2.i, %vcaddq_rot270_v2.i
  33   ret <8 x half> %add
  34 }
  35
  36 define <4 x float> @foo32x4_rot(<4 x float> %a, <4 x float> %b) {
  37 entry:
  38 ; CHECK-LABEL: foo32x4_rot
  39 ; CHECK-DAG: vcadd.f32 q{{[0-9]+}}, q{{[0-9]+}}, q{{[0-9]+}}, #90
  40 ; CHECK-DAG: vcadd.f32 q{{[0-9]+}}, q{{[0-9]+}}, q{{[0-9]+}}, #270
  41   %vcaddq_rot90_v2.i = tail call <4 x float> @llvm.arm.neon.vcadd.rot90.v4f32(<4 x float> %a, <4 x float> %b)
  42   %vcaddq_rot270_v2.i = tail call <4 x float> @llvm.arm.neon.vcadd.rot270.v4f32(<4 x float> %a, <4 x float> %b)
  43   %add = fadd <4 x float> %vcaddq_rot90_v2.i, %vcaddq_rot270_v2.i
  44   ret <4 x float> %add
  45 }
  46
  47 declare <4 x half> @llvm.arm.neon.vcadd.rot90.v4f16(<4 x half>, <4 x half>)
  48 declare <4 x half> @llvm.arm.neon.vcadd.rot270.v4f16(<4 x half>, <4 x half>)
  49 declare <2 x float> @llvm.arm.neon.vcadd.rot90.v2f32(<2 x float>, <2 x float>)
  50 declare <2 x float> @llvm.arm.neon.vcadd.rot270.v2f32(<2 x float>, <2 x float>)
  51 declare <8 x half> @llvm.arm.neon.vcadd.rot90.v8f16(<8 x half>, <8 x half>)
  52 declare <8 x half> @llvm.arm.neon.vcadd.rot270.v8f16(<8 x half>, <8 x half>)
  53 declare <4 x float> @llvm.arm.neon.vcadd.rot90.v4f32(<4 x float>, <4 x float>)
  54 declare <4 x float> @llvm.arm.neon.vcadd.rot270.v4f32(<4 x float>, <4 x float>)