llvm/test/CodeGen/RISCV/rvv/vsetvl-ext.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc < %s -mtriple=riscv64 -mattr=+v | FileCheck %s
   3
   4 declare i64 @llvm.riscv.vsetvli(
   5   i64, i64, i64);
   6
   7 define signext i32 @vsetvl_sext() {
   8 ; CHECK-LABEL: vsetvl_sext:
   9 ; CHECK:       # %bb.0:
  10 ; CHECK-NEXT:    vsetivli a0, 1, e16, m2, ta, ma
  11 ; CHECK-NEXT:    ret
  12   %a = call i64 @llvm.riscv.vsetvli(i64 1, i64 1, i64 1)
  13   %b = trunc i64 %a to i32
  14   ret i32 %b
  15 }
  16
  17 define zeroext i32 @vsetvl_zext() {
  18 ; CHECK-LABEL: vsetvl_zext:
  19 ; CHECK:       # %bb.0:
  20 ; CHECK-NEXT:    vsetivli a0, 1, e16, m2, ta, ma
  21 ; CHECK-NEXT:    ret
  22   %a = call i64 @llvm.riscv.vsetvli(i64 1, i64 1, i64 1)
  23   %b = trunc i64 %a to i32
  24   ret i32 %b
  25 }
  26
  27 define i64 @vsetvl_and17bits() {
  28 ; CHECK-LABEL: vsetvl_and17bits:
  29 ; CHECK:       # %bb.0:
  30 ; CHECK-NEXT:    vsetivli a0, 1, e16, m2, ta, ma
  31 ; CHECK-NEXT:    ret
  32   %a = call i64 @llvm.riscv.vsetvli(i64 1, i64 1, i64 1)
  33   %b = and i64 %a, 131071
  34   ret i64 %b
  35 }