llvm/test/CodeGen/RISCV/rvv/vsub.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: sed 's/iXLen/i32/g' %s | llc -mtriple=riscv32 -mattr=+v \
   3 ; RUN:   -verify-machineinstrs | FileCheck %s --check-prefixes=CHECK,RV32
   4 ; RUN: sed 's/iXLen/i64/g' %s | llc -mtriple=riscv64 -mattr=+v \
   5 ; RUN:   -verify-machineinstrs | FileCheck %s --check-prefixes=CHECK,RV64
   6
   7 declare <vscale x 1 x i8> @llvm.riscv.vsub.nxv1i8.nxv1i8(
   8   <vscale x 1 x i8>,
   9   <vscale x 1 x i8>,
  10   <vscale x 1 x i8>,
  11   iXLen);
  12
  13 define <vscale x 1 x i8> @intrinsic_vsub_vv_nxv1i8_nxv1i8_nxv1i8(<vscale x 1 x i8> %0, <vscale x 1 x i8> %1, iXLen %2) nounwind {
  14 ; CHECK-LABEL: intrinsic_vsub_vv_nxv1i8_nxv1i8_nxv1i8:
  15 ; CHECK:       # %bb.0: # %entry
  16 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf8, ta, ma
  17 ; CHECK-NEXT:    vsub.vv v8, v8, v9
  18 ; CHECK-NEXT:    ret
  19 entry:
  20   %a = call <vscale x 1 x i8> @llvm.riscv.vsub.nxv1i8.nxv1i8(
  21     <vscale x 1 x i8> undef,
  22     <vscale x 1 x i8> %0,
  23     <vscale x 1 x i8> %1,
  24     iXLen %2)
  25
  26   ret <vscale x 1 x i8> %a
  27 }
  28
  29 declare <vscale x 1 x i8> @llvm.riscv.vsub.mask.nxv1i8.nxv1i8(
  30   <vscale x 1 x i8>,
  31   <vscale x 1 x i8>,
  32   <vscale x 1 x i8>,
  33   <vscale x 1 x i1>,
  34   iXLen, iXLen);
  35
  36 define <vscale x 1 x i8> @intrinsic_vsub_mask_vv_nxv1i8_nxv1i8_nxv1i8(<vscale x 1 x i8> %0, <vscale x 1 x i8> %1, <vscale x 1 x i8> %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
  37 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv1i8_nxv1i8_nxv1i8:
  38 ; CHECK:       # %bb.0: # %entry
  39 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf8, ta, mu
  40 ; CHECK-NEXT:    vsub.vv v8, v9, v10, v0.t
  41 ; CHECK-NEXT:    ret
  42 entry:
  43   %a = call <vscale x 1 x i8> @llvm.riscv.vsub.mask.nxv1i8.nxv1i8(
  44     <vscale x 1 x i8> %0,
  45     <vscale x 1 x i8> %1,
  46     <vscale x 1 x i8> %2,
  47     <vscale x 1 x i1> %3,
  48     iXLen %4, iXLen 1)
  49
  50   ret <vscale x 1 x i8> %a
  51 }
  52
  53 declare <vscale x 2 x i8> @llvm.riscv.vsub.nxv2i8.nxv2i8(
  54   <vscale x 2 x i8>,
  55   <vscale x 2 x i8>,
  56   <vscale x 2 x i8>,
  57   iXLen);
  58
  59 define <vscale x 2 x i8> @intrinsic_vsub_vv_nxv2i8_nxv2i8_nxv2i8(<vscale x 2 x i8> %0, <vscale x 2 x i8> %1, iXLen %2) nounwind {
  60 ; CHECK-LABEL: intrinsic_vsub_vv_nxv2i8_nxv2i8_nxv2i8:
  61 ; CHECK:       # %bb.0: # %entry
  62 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf4, ta, ma
  63 ; CHECK-NEXT:    vsub.vv v8, v8, v9
  64 ; CHECK-NEXT:    ret
  65 entry:
  66   %a = call <vscale x 2 x i8> @llvm.riscv.vsub.nxv2i8.nxv2i8(
  67     <vscale x 2 x i8> undef,
  68     <vscale x 2 x i8> %0,
  69     <vscale x 2 x i8> %1,
  70     iXLen %2)
  71
  72   ret <vscale x 2 x i8> %a
  73 }
  74
  75 declare <vscale x 2 x i8> @llvm.riscv.vsub.mask.nxv2i8.nxv2i8(
  76   <vscale x 2 x i8>,
  77   <vscale x 2 x i8>,
  78   <vscale x 2 x i8>,
  79   <vscale x 2 x i1>,
  80   iXLen, iXLen);
  81
  82 define <vscale x 2 x i8> @intrinsic_vsub_mask_vv_nxv2i8_nxv2i8_nxv2i8(<vscale x 2 x i8> %0, <vscale x 2 x i8> %1, <vscale x 2 x i8> %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
  83 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv2i8_nxv2i8_nxv2i8:
  84 ; CHECK:       # %bb.0: # %entry
  85 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf4, ta, mu
  86 ; CHECK-NEXT:    vsub.vv v8, v9, v10, v0.t
  87 ; CHECK-NEXT:    ret
  88 entry:
  89   %a = call <vscale x 2 x i8> @llvm.riscv.vsub.mask.nxv2i8.nxv2i8(
  90     <vscale x 2 x i8> %0,
  91     <vscale x 2 x i8> %1,
  92     <vscale x 2 x i8> %2,
  93     <vscale x 2 x i1> %3,
  94     iXLen %4, iXLen 1)
  95
  96   ret <vscale x 2 x i8> %a
  97 }
  98
  99 declare <vscale x 4 x i8> @llvm.riscv.vsub.nxv4i8.nxv4i8(
 100   <vscale x 4 x i8>,
 101   <vscale x 4 x i8>,
 102   <vscale x 4 x i8>,
 103   iXLen);
 104
 105 define <vscale x 4 x i8> @intrinsic_vsub_vv_nxv4i8_nxv4i8_nxv4i8(<vscale x 4 x i8> %0, <vscale x 4 x i8> %1, iXLen %2) nounwind {
 106 ; CHECK-LABEL: intrinsic_vsub_vv_nxv4i8_nxv4i8_nxv4i8:
 107 ; CHECK:       # %bb.0: # %entry
 108 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf2, ta, ma
 109 ; CHECK-NEXT:    vsub.vv v8, v8, v9
 110 ; CHECK-NEXT:    ret
 111 entry:
 112   %a = call <vscale x 4 x i8> @llvm.riscv.vsub.nxv4i8.nxv4i8(
 113     <vscale x 4 x i8> undef,
 114     <vscale x 4 x i8> %0,
 115     <vscale x 4 x i8> %1,
 116     iXLen %2)
 117
 118   ret <vscale x 4 x i8> %a
 119 }
 120
 121 declare <vscale x 4 x i8> @llvm.riscv.vsub.mask.nxv4i8.nxv4i8(
 122   <vscale x 4 x i8>,
 123   <vscale x 4 x i8>,
 124   <vscale x 4 x i8>,
 125   <vscale x 4 x i1>,
 126   iXLen, iXLen);
 127
 128 define <vscale x 4 x i8> @intrinsic_vsub_mask_vv_nxv4i8_nxv4i8_nxv4i8(<vscale x 4 x i8> %0, <vscale x 4 x i8> %1, <vscale x 4 x i8> %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
 129 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv4i8_nxv4i8_nxv4i8:
 130 ; CHECK:       # %bb.0: # %entry
 131 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf2, ta, mu
 132 ; CHECK-NEXT:    vsub.vv v8, v9, v10, v0.t
 133 ; CHECK-NEXT:    ret
 134 entry:
 135   %a = call <vscale x 4 x i8> @llvm.riscv.vsub.mask.nxv4i8.nxv4i8(
 136     <vscale x 4 x i8> %0,
 137     <vscale x 4 x i8> %1,
 138     <vscale x 4 x i8> %2,
 139     <vscale x 4 x i1> %3,
 140     iXLen %4, iXLen 1)
 141
 142   ret <vscale x 4 x i8> %a
 143 }
 144
 145 declare <vscale x 8 x i8> @llvm.riscv.vsub.nxv8i8.nxv8i8(
 146   <vscale x 8 x i8>,
 147   <vscale x 8 x i8>,
 148   <vscale x 8 x i8>,
 149   iXLen);
 150
 151 define <vscale x 8 x i8> @intrinsic_vsub_vv_nxv8i8_nxv8i8_nxv8i8(<vscale x 8 x i8> %0, <vscale x 8 x i8> %1, iXLen %2) nounwind {
 152 ; CHECK-LABEL: intrinsic_vsub_vv_nxv8i8_nxv8i8_nxv8i8:
 153 ; CHECK:       # %bb.0: # %entry
 154 ; CHECK-NEXT:    vsetvli zero, a0, e8, m1, ta, ma
 155 ; CHECK-NEXT:    vsub.vv v8, v8, v9
 156 ; CHECK-NEXT:    ret
 157 entry:
 158   %a = call <vscale x 8 x i8> @llvm.riscv.vsub.nxv8i8.nxv8i8(
 159     <vscale x 8 x i8> undef,
 160     <vscale x 8 x i8> %0,
 161     <vscale x 8 x i8> %1,
 162     iXLen %2)
 163
 164   ret <vscale x 8 x i8> %a
 165 }
 166
 167 declare <vscale x 8 x i8> @llvm.riscv.vsub.mask.nxv8i8.nxv8i8(
 168   <vscale x 8 x i8>,
 169   <vscale x 8 x i8>,
 170   <vscale x 8 x i8>,
 171   <vscale x 8 x i1>,
 172   iXLen, iXLen);
 173
 174 define <vscale x 8 x i8> @intrinsic_vsub_mask_vv_nxv8i8_nxv8i8_nxv8i8(<vscale x 8 x i8> %0, <vscale x 8 x i8> %1, <vscale x 8 x i8> %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
 175 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv8i8_nxv8i8_nxv8i8:
 176 ; CHECK:       # %bb.0: # %entry
 177 ; CHECK-NEXT:    vsetvli zero, a0, e8, m1, ta, mu
 178 ; CHECK-NEXT:    vsub.vv v8, v9, v10, v0.t
 179 ; CHECK-NEXT:    ret
 180 entry:
 181   %a = call <vscale x 8 x i8> @llvm.riscv.vsub.mask.nxv8i8.nxv8i8(
 182     <vscale x 8 x i8> %0,
 183     <vscale x 8 x i8> %1,
 184     <vscale x 8 x i8> %2,
 185     <vscale x 8 x i1> %3,
 186     iXLen %4, iXLen 1)
 187
 188   ret <vscale x 8 x i8> %a
 189 }
 190
 191 declare <vscale x 16 x i8> @llvm.riscv.vsub.nxv16i8.nxv16i8(
 192   <vscale x 16 x i8>,
 193   <vscale x 16 x i8>,
 194   <vscale x 16 x i8>,
 195   iXLen);
 196
 197 define <vscale x 16 x i8> @intrinsic_vsub_vv_nxv16i8_nxv16i8_nxv16i8(<vscale x 16 x i8> %0, <vscale x 16 x i8> %1, iXLen %2) nounwind {
 198 ; CHECK-LABEL: intrinsic_vsub_vv_nxv16i8_nxv16i8_nxv16i8:
 199 ; CHECK:       # %bb.0: # %entry
 200 ; CHECK-NEXT:    vsetvli zero, a0, e8, m2, ta, ma
 201 ; CHECK-NEXT:    vsub.vv v8, v8, v10
 202 ; CHECK-NEXT:    ret
 203 entry:
 204   %a = call <vscale x 16 x i8> @llvm.riscv.vsub.nxv16i8.nxv16i8(
 205     <vscale x 16 x i8> undef,
 206     <vscale x 16 x i8> %0,
 207     <vscale x 16 x i8> %1,
 208     iXLen %2)
 209
 210   ret <vscale x 16 x i8> %a
 211 }
 212
 213 declare <vscale x 16 x i8> @llvm.riscv.vsub.mask.nxv16i8.nxv16i8(
 214   <vscale x 16 x i8>,
 215   <vscale x 16 x i8>,
 216   <vscale x 16 x i8>,
 217   <vscale x 16 x i1>,
 218   iXLen, iXLen);
 219
 220 define <vscale x 16 x i8> @intrinsic_vsub_mask_vv_nxv16i8_nxv16i8_nxv16i8(<vscale x 16 x i8> %0, <vscale x 16 x i8> %1, <vscale x 16 x i8> %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
 221 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv16i8_nxv16i8_nxv16i8:
 222 ; CHECK:       # %bb.0: # %entry
 223 ; CHECK-NEXT:    vsetvli zero, a0, e8, m2, ta, mu
 224 ; CHECK-NEXT:    vsub.vv v8, v10, v12, v0.t
 225 ; CHECK-NEXT:    ret
 226 entry:
 227   %a = call <vscale x 16 x i8> @llvm.riscv.vsub.mask.nxv16i8.nxv16i8(
 228     <vscale x 16 x i8> %0,
 229     <vscale x 16 x i8> %1,
 230     <vscale x 16 x i8> %2,
 231     <vscale x 16 x i1> %3,
 232     iXLen %4, iXLen 1)
 233
 234   ret <vscale x 16 x i8> %a
 235 }
 236
 237 declare <vscale x 32 x i8> @llvm.riscv.vsub.nxv32i8.nxv32i8(
 238   <vscale x 32 x i8>,
 239   <vscale x 32 x i8>,
 240   <vscale x 32 x i8>,
 241   iXLen);
 242
 243 define <vscale x 32 x i8> @intrinsic_vsub_vv_nxv32i8_nxv32i8_nxv32i8(<vscale x 32 x i8> %0, <vscale x 32 x i8> %1, iXLen %2) nounwind {
 244 ; CHECK-LABEL: intrinsic_vsub_vv_nxv32i8_nxv32i8_nxv32i8:
 245 ; CHECK:       # %bb.0: # %entry
 246 ; CHECK-NEXT:    vsetvli zero, a0, e8, m4, ta, ma
 247 ; CHECK-NEXT:    vsub.vv v8, v8, v12
 248 ; CHECK-NEXT:    ret
 249 entry:
 250   %a = call <vscale x 32 x i8> @llvm.riscv.vsub.nxv32i8.nxv32i8(
 251     <vscale x 32 x i8> undef,
 252     <vscale x 32 x i8> %0,
 253     <vscale x 32 x i8> %1,
 254     iXLen %2)
 255
 256   ret <vscale x 32 x i8> %a
 257 }
 258
 259 declare <vscale x 32 x i8> @llvm.riscv.vsub.mask.nxv32i8.nxv32i8(
 260   <vscale x 32 x i8>,
 261   <vscale x 32 x i8>,
 262   <vscale x 32 x i8>,
 263   <vscale x 32 x i1>,
 264   iXLen, iXLen);
 265
 266 define <vscale x 32 x i8> @intrinsic_vsub_mask_vv_nxv32i8_nxv32i8_nxv32i8(<vscale x 32 x i8> %0, <vscale x 32 x i8> %1, <vscale x 32 x i8> %2, <vscale x 32 x i1> %3, iXLen %4) nounwind {
 267 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv32i8_nxv32i8_nxv32i8:
 268 ; CHECK:       # %bb.0: # %entry
 269 ; CHECK-NEXT:    vsetvli zero, a0, e8, m4, ta, mu
 270 ; CHECK-NEXT:    vsub.vv v8, v12, v16, v0.t
 271 ; CHECK-NEXT:    ret
 272 entry:
 273   %a = call <vscale x 32 x i8> @llvm.riscv.vsub.mask.nxv32i8.nxv32i8(
 274     <vscale x 32 x i8> %0,
 275     <vscale x 32 x i8> %1,
 276     <vscale x 32 x i8> %2,
 277     <vscale x 32 x i1> %3,
 278     iXLen %4, iXLen 1)
 279
 280   ret <vscale x 32 x i8> %a
 281 }
 282
 283 declare <vscale x 64 x i8> @llvm.riscv.vsub.nxv64i8.nxv64i8(
 284   <vscale x 64 x i8>,
 285   <vscale x 64 x i8>,
 286   <vscale x 64 x i8>,
 287   iXLen);
 288
 289 define <vscale x 64 x i8> @intrinsic_vsub_vv_nxv64i8_nxv64i8_nxv64i8(<vscale x 64 x i8> %0, <vscale x 64 x i8> %1, iXLen %2) nounwind {
 290 ; CHECK-LABEL: intrinsic_vsub_vv_nxv64i8_nxv64i8_nxv64i8:
 291 ; CHECK:       # %bb.0: # %entry
 292 ; CHECK-NEXT:    vsetvli zero, a0, e8, m8, ta, ma
 293 ; CHECK-NEXT:    vsub.vv v8, v8, v16
 294 ; CHECK-NEXT:    ret
 295 entry:
 296   %a = call <vscale x 64 x i8> @llvm.riscv.vsub.nxv64i8.nxv64i8(
 297     <vscale x 64 x i8> undef,
 298     <vscale x 64 x i8> %0,
 299     <vscale x 64 x i8> %1,
 300     iXLen %2)
 301
 302   ret <vscale x 64 x i8> %a
 303 }
 304
 305 declare <vscale x 64 x i8> @llvm.riscv.vsub.mask.nxv64i8.nxv64i8(
 306   <vscale x 64 x i8>,
 307   <vscale x 64 x i8>,
 308   <vscale x 64 x i8>,
 309   <vscale x 64 x i1>,
 310   iXLen, iXLen);
 311
 312 define <vscale x 64 x i8> @intrinsic_vsub_mask_vv_nxv64i8_nxv64i8_nxv64i8(<vscale x 64 x i8> %0, <vscale x 64 x i8> %1, <vscale x 64 x i8> %2, <vscale x 64 x i1> %3, iXLen %4) nounwind {
 313 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv64i8_nxv64i8_nxv64i8:
 314 ; CHECK:       # %bb.0: # %entry
 315 ; CHECK-NEXT:    vl8r.v v24, (a0)
 316 ; CHECK-NEXT:    vsetvli zero, a1, e8, m8, ta, mu
 317 ; CHECK-NEXT:    vsub.vv v8, v16, v24, v0.t
 318 ; CHECK-NEXT:    ret
 319 entry:
 320   %a = call <vscale x 64 x i8> @llvm.riscv.vsub.mask.nxv64i8.nxv64i8(
 321     <vscale x 64 x i8> %0,
 322     <vscale x 64 x i8> %1,
 323     <vscale x 64 x i8> %2,
 324     <vscale x 64 x i1> %3,
 325     iXLen %4, iXLen 1)
 326
 327   ret <vscale x 64 x i8> %a
 328 }
 329
 330 declare <vscale x 1 x i16> @llvm.riscv.vsub.nxv1i16.nxv1i16(
 331   <vscale x 1 x i16>,
 332   <vscale x 1 x i16>,
 333   <vscale x 1 x i16>,
 334   iXLen);
 335
 336 define <vscale x 1 x i16> @intrinsic_vsub_vv_nxv1i16_nxv1i16_nxv1i16(<vscale x 1 x i16> %0, <vscale x 1 x i16> %1, iXLen %2) nounwind {
 337 ; CHECK-LABEL: intrinsic_vsub_vv_nxv1i16_nxv1i16_nxv1i16:
 338 ; CHECK:       # %bb.0: # %entry
 339 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf4, ta, ma
 340 ; CHECK-NEXT:    vsub.vv v8, v8, v9
 341 ; CHECK-NEXT:    ret
 342 entry:
 343   %a = call <vscale x 1 x i16> @llvm.riscv.vsub.nxv1i16.nxv1i16(
 344     <vscale x 1 x i16> undef,
 345     <vscale x 1 x i16> %0,
 346     <vscale x 1 x i16> %1,
 347     iXLen %2)
 348
 349   ret <vscale x 1 x i16> %a
 350 }
 351
 352 declare <vscale x 1 x i16> @llvm.riscv.vsub.mask.nxv1i16.nxv1i16(
 353   <vscale x 1 x i16>,
 354   <vscale x 1 x i16>,
 355   <vscale x 1 x i16>,
 356   <vscale x 1 x i1>,
 357   iXLen, iXLen);
 358
 359 define <vscale x 1 x i16> @intrinsic_vsub_mask_vv_nxv1i16_nxv1i16_nxv1i16(<vscale x 1 x i16> %0, <vscale x 1 x i16> %1, <vscale x 1 x i16> %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
 360 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv1i16_nxv1i16_nxv1i16:
 361 ; CHECK:       # %bb.0: # %entry
 362 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf4, ta, mu
 363 ; CHECK-NEXT:    vsub.vv v8, v9, v10, v0.t
 364 ; CHECK-NEXT:    ret
 365 entry:
 366   %a = call <vscale x 1 x i16> @llvm.riscv.vsub.mask.nxv1i16.nxv1i16(
 367     <vscale x 1 x i16> %0,
 368     <vscale x 1 x i16> %1,
 369     <vscale x 1 x i16> %2,
 370     <vscale x 1 x i1> %3,
 371     iXLen %4, iXLen 1)
 372
 373   ret <vscale x 1 x i16> %a
 374 }
 375
 376 declare <vscale x 2 x i16> @llvm.riscv.vsub.nxv2i16.nxv2i16(
 377   <vscale x 2 x i16>,
 378   <vscale x 2 x i16>,
 379   <vscale x 2 x i16>,
 380   iXLen);
 381
 382 define <vscale x 2 x i16> @intrinsic_vsub_vv_nxv2i16_nxv2i16_nxv2i16(<vscale x 2 x i16> %0, <vscale x 2 x i16> %1, iXLen %2) nounwind {
 383 ; CHECK-LABEL: intrinsic_vsub_vv_nxv2i16_nxv2i16_nxv2i16:
 384 ; CHECK:       # %bb.0: # %entry
 385 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf2, ta, ma
 386 ; CHECK-NEXT:    vsub.vv v8, v8, v9
 387 ; CHECK-NEXT:    ret
 388 entry:
 389   %a = call <vscale x 2 x i16> @llvm.riscv.vsub.nxv2i16.nxv2i16(
 390     <vscale x 2 x i16> undef,
 391     <vscale x 2 x i16> %0,
 392     <vscale x 2 x i16> %1,
 393     iXLen %2)
 394
 395   ret <vscale x 2 x i16> %a
 396 }
 397
 398 declare <vscale x 2 x i16> @llvm.riscv.vsub.mask.nxv2i16.nxv2i16(
 399   <vscale x 2 x i16>,
 400   <vscale x 2 x i16>,
 401   <vscale x 2 x i16>,
 402   <vscale x 2 x i1>,
 403   iXLen, iXLen);
 404
 405 define <vscale x 2 x i16> @intrinsic_vsub_mask_vv_nxv2i16_nxv2i16_nxv2i16(<vscale x 2 x i16> %0, <vscale x 2 x i16> %1, <vscale x 2 x i16> %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
 406 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv2i16_nxv2i16_nxv2i16:
 407 ; CHECK:       # %bb.0: # %entry
 408 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf2, ta, mu
 409 ; CHECK-NEXT:    vsub.vv v8, v9, v10, v0.t
 410 ; CHECK-NEXT:    ret
 411 entry:
 412   %a = call <vscale x 2 x i16> @llvm.riscv.vsub.mask.nxv2i16.nxv2i16(
 413     <vscale x 2 x i16> %0,
 414     <vscale x 2 x i16> %1,
 415     <vscale x 2 x i16> %2,
 416     <vscale x 2 x i1> %3,
 417     iXLen %4, iXLen 1)
 418
 419   ret <vscale x 2 x i16> %a
 420 }
 421
 422 declare <vscale x 4 x i16> @llvm.riscv.vsub.nxv4i16.nxv4i16(
 423   <vscale x 4 x i16>,
 424   <vscale x 4 x i16>,
 425   <vscale x 4 x i16>,
 426   iXLen);
 427
 428 define <vscale x 4 x i16> @intrinsic_vsub_vv_nxv4i16_nxv4i16_nxv4i16(<vscale x 4 x i16> %0, <vscale x 4 x i16> %1, iXLen %2) nounwind {
 429 ; CHECK-LABEL: intrinsic_vsub_vv_nxv4i16_nxv4i16_nxv4i16:
 430 ; CHECK:       # %bb.0: # %entry
 431 ; CHECK-NEXT:    vsetvli zero, a0, e16, m1, ta, ma
 432 ; CHECK-NEXT:    vsub.vv v8, v8, v9
 433 ; CHECK-NEXT:    ret
 434 entry:
 435   %a = call <vscale x 4 x i16> @llvm.riscv.vsub.nxv4i16.nxv4i16(
 436     <vscale x 4 x i16> undef,
 437     <vscale x 4 x i16> %0,
 438     <vscale x 4 x i16> %1,
 439     iXLen %2)
 440
 441   ret <vscale x 4 x i16> %a
 442 }
 443
 444 declare <vscale x 4 x i16> @llvm.riscv.vsub.mask.nxv4i16.nxv4i16(
 445   <vscale x 4 x i16>,
 446   <vscale x 4 x i16>,
 447   <vscale x 4 x i16>,
 448   <vscale x 4 x i1>,
 449   iXLen, iXLen);
 450
 451 define <vscale x 4 x i16> @intrinsic_vsub_mask_vv_nxv4i16_nxv4i16_nxv4i16(<vscale x 4 x i16> %0, <vscale x 4 x i16> %1, <vscale x 4 x i16> %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
 452 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv4i16_nxv4i16_nxv4i16:
 453 ; CHECK:       # %bb.0: # %entry
 454 ; CHECK-NEXT:    vsetvli zero, a0, e16, m1, ta, mu
 455 ; CHECK-NEXT:    vsub.vv v8, v9, v10, v0.t
 456 ; CHECK-NEXT:    ret
 457 entry:
 458   %a = call <vscale x 4 x i16> @llvm.riscv.vsub.mask.nxv4i16.nxv4i16(
 459     <vscale x 4 x i16> %0,
 460     <vscale x 4 x i16> %1,
 461     <vscale x 4 x i16> %2,
 462     <vscale x 4 x i1> %3,
 463     iXLen %4, iXLen 1)
 464
 465   ret <vscale x 4 x i16> %a
 466 }
 467
 468 declare <vscale x 8 x i16> @llvm.riscv.vsub.nxv8i16.nxv8i16(
 469   <vscale x 8 x i16>,
 470   <vscale x 8 x i16>,
 471   <vscale x 8 x i16>,
 472   iXLen);
 473
 474 define <vscale x 8 x i16> @intrinsic_vsub_vv_nxv8i16_nxv8i16_nxv8i16(<vscale x 8 x i16> %0, <vscale x 8 x i16> %1, iXLen %2) nounwind {
 475 ; CHECK-LABEL: intrinsic_vsub_vv_nxv8i16_nxv8i16_nxv8i16:
 476 ; CHECK:       # %bb.0: # %entry
 477 ; CHECK-NEXT:    vsetvli zero, a0, e16, m2, ta, ma
 478 ; CHECK-NEXT:    vsub.vv v8, v8, v10
 479 ; CHECK-NEXT:    ret
 480 entry:
 481   %a = call <vscale x 8 x i16> @llvm.riscv.vsub.nxv8i16.nxv8i16(
 482     <vscale x 8 x i16> undef,
 483     <vscale x 8 x i16> %0,
 484     <vscale x 8 x i16> %1,
 485     iXLen %2)
 486
 487   ret <vscale x 8 x i16> %a
 488 }
 489
 490 declare <vscale x 8 x i16> @llvm.riscv.vsub.mask.nxv8i16.nxv8i16(
 491   <vscale x 8 x i16>,
 492   <vscale x 8 x i16>,
 493   <vscale x 8 x i16>,
 494   <vscale x 8 x i1>,
 495   iXLen, iXLen);
 496
 497 define <vscale x 8 x i16> @intrinsic_vsub_mask_vv_nxv8i16_nxv8i16_nxv8i16(<vscale x 8 x i16> %0, <vscale x 8 x i16> %1, <vscale x 8 x i16> %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
 498 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv8i16_nxv8i16_nxv8i16:
 499 ; CHECK:       # %bb.0: # %entry
 500 ; CHECK-NEXT:    vsetvli zero, a0, e16, m2, ta, mu
 501 ; CHECK-NEXT:    vsub.vv v8, v10, v12, v0.t
 502 ; CHECK-NEXT:    ret
 503 entry:
 504   %a = call <vscale x 8 x i16> @llvm.riscv.vsub.mask.nxv8i16.nxv8i16(
 505     <vscale x 8 x i16> %0,
 506     <vscale x 8 x i16> %1,
 507     <vscale x 8 x i16> %2,
 508     <vscale x 8 x i1> %3,
 509     iXLen %4, iXLen 1)
 510
 511   ret <vscale x 8 x i16> %a
 512 }
 513
 514 declare <vscale x 16 x i16> @llvm.riscv.vsub.nxv16i16.nxv16i16(
 515   <vscale x 16 x i16>,
 516   <vscale x 16 x i16>,
 517   <vscale x 16 x i16>,
 518   iXLen);
 519
 520 define <vscale x 16 x i16> @intrinsic_vsub_vv_nxv16i16_nxv16i16_nxv16i16(<vscale x 16 x i16> %0, <vscale x 16 x i16> %1, iXLen %2) nounwind {
 521 ; CHECK-LABEL: intrinsic_vsub_vv_nxv16i16_nxv16i16_nxv16i16:
 522 ; CHECK:       # %bb.0: # %entry
 523 ; CHECK-NEXT:    vsetvli zero, a0, e16, m4, ta, ma
 524 ; CHECK-NEXT:    vsub.vv v8, v8, v12
 525 ; CHECK-NEXT:    ret
 526 entry:
 527   %a = call <vscale x 16 x i16> @llvm.riscv.vsub.nxv16i16.nxv16i16(
 528     <vscale x 16 x i16> undef,
 529     <vscale x 16 x i16> %0,
 530     <vscale x 16 x i16> %1,
 531     iXLen %2)
 532
 533   ret <vscale x 16 x i16> %a
 534 }
 535
 536 declare <vscale x 16 x i16> @llvm.riscv.vsub.mask.nxv16i16.nxv16i16(
 537   <vscale x 16 x i16>,
 538   <vscale x 16 x i16>,
 539   <vscale x 16 x i16>,
 540   <vscale x 16 x i1>,
 541   iXLen, iXLen);
 542
 543 define <vscale x 16 x i16> @intrinsic_vsub_mask_vv_nxv16i16_nxv16i16_nxv16i16(<vscale x 16 x i16> %0, <vscale x 16 x i16> %1, <vscale x 16 x i16> %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
 544 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv16i16_nxv16i16_nxv16i16:
 545 ; CHECK:       # %bb.0: # %entry
 546 ; CHECK-NEXT:    vsetvli zero, a0, e16, m4, ta, mu
 547 ; CHECK-NEXT:    vsub.vv v8, v12, v16, v0.t
 548 ; CHECK-NEXT:    ret
 549 entry:
 550   %a = call <vscale x 16 x i16> @llvm.riscv.vsub.mask.nxv16i16.nxv16i16(
 551     <vscale x 16 x i16> %0,
 552     <vscale x 16 x i16> %1,
 553     <vscale x 16 x i16> %2,
 554     <vscale x 16 x i1> %3,
 555     iXLen %4, iXLen 1)
 556
 557   ret <vscale x 16 x i16> %a
 558 }
 559
 560 declare <vscale x 32 x i16> @llvm.riscv.vsub.nxv32i16.nxv32i16(
 561   <vscale x 32 x i16>,
 562   <vscale x 32 x i16>,
 563   <vscale x 32 x i16>,
 564   iXLen);
 565
 566 define <vscale x 32 x i16> @intrinsic_vsub_vv_nxv32i16_nxv32i16_nxv32i16(<vscale x 32 x i16> %0, <vscale x 32 x i16> %1, iXLen %2) nounwind {
 567 ; CHECK-LABEL: intrinsic_vsub_vv_nxv32i16_nxv32i16_nxv32i16:
 568 ; CHECK:       # %bb.0: # %entry
 569 ; CHECK-NEXT:    vsetvli zero, a0, e16, m8, ta, ma
 570 ; CHECK-NEXT:    vsub.vv v8, v8, v16
 571 ; CHECK-NEXT:    ret
 572 entry:
 573   %a = call <vscale x 32 x i16> @llvm.riscv.vsub.nxv32i16.nxv32i16(
 574     <vscale x 32 x i16> undef,
 575     <vscale x 32 x i16> %0,
 576     <vscale x 32 x i16> %1,
 577     iXLen %2)
 578
 579   ret <vscale x 32 x i16> %a
 580 }
 581
 582 declare <vscale x 32 x i16> @llvm.riscv.vsub.mask.nxv32i16.nxv32i16(
 583   <vscale x 32 x i16>,
 584   <vscale x 32 x i16>,
 585   <vscale x 32 x i16>,
 586   <vscale x 32 x i1>,
 587   iXLen, iXLen);
 588
 589 define <vscale x 32 x i16> @intrinsic_vsub_mask_vv_nxv32i16_nxv32i16_nxv32i16(<vscale x 32 x i16> %0, <vscale x 32 x i16> %1, <vscale x 32 x i16> %2, <vscale x 32 x i1> %3, iXLen %4) nounwind {
 590 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv32i16_nxv32i16_nxv32i16:
 591 ; CHECK:       # %bb.0: # %entry
 592 ; CHECK-NEXT:    vl8re16.v v24, (a0)
 593 ; CHECK-NEXT:    vsetvli zero, a1, e16, m8, ta, mu
 594 ; CHECK-NEXT:    vsub.vv v8, v16, v24, v0.t
 595 ; CHECK-NEXT:    ret
 596 entry:
 597   %a = call <vscale x 32 x i16> @llvm.riscv.vsub.mask.nxv32i16.nxv32i16(
 598     <vscale x 32 x i16> %0,
 599     <vscale x 32 x i16> %1,
 600     <vscale x 32 x i16> %2,
 601     <vscale x 32 x i1> %3,
 602     iXLen %4, iXLen 1)
 603
 604   ret <vscale x 32 x i16> %a
 605 }
 606
 607 declare <vscale x 1 x i32> @llvm.riscv.vsub.nxv1i32.nxv1i32(
 608   <vscale x 1 x i32>,
 609   <vscale x 1 x i32>,
 610   <vscale x 1 x i32>,
 611   iXLen);
 612
 613 define <vscale x 1 x i32> @intrinsic_vsub_vv_nxv1i32_nxv1i32_nxv1i32(<vscale x 1 x i32> %0, <vscale x 1 x i32> %1, iXLen %2) nounwind {
 614 ; CHECK-LABEL: intrinsic_vsub_vv_nxv1i32_nxv1i32_nxv1i32:
 615 ; CHECK:       # %bb.0: # %entry
 616 ; CHECK-NEXT:    vsetvli zero, a0, e32, mf2, ta, ma
 617 ; CHECK-NEXT:    vsub.vv v8, v8, v9
 618 ; CHECK-NEXT:    ret
 619 entry:
 620   %a = call <vscale x 1 x i32> @llvm.riscv.vsub.nxv1i32.nxv1i32(
 621     <vscale x 1 x i32> undef,
 622     <vscale x 1 x i32> %0,
 623     <vscale x 1 x i32> %1,
 624     iXLen %2)
 625
 626   ret <vscale x 1 x i32> %a
 627 }
 628
 629 declare <vscale x 1 x i32> @llvm.riscv.vsub.mask.nxv1i32.nxv1i32(
 630   <vscale x 1 x i32>,
 631   <vscale x 1 x i32>,
 632   <vscale x 1 x i32>,
 633   <vscale x 1 x i1>,
 634   iXLen, iXLen);
 635
 636 define <vscale x 1 x i32> @intrinsic_vsub_mask_vv_nxv1i32_nxv1i32_nxv1i32(<vscale x 1 x i32> %0, <vscale x 1 x i32> %1, <vscale x 1 x i32> %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
 637 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv1i32_nxv1i32_nxv1i32:
 638 ; CHECK:       # %bb.0: # %entry
 639 ; CHECK-NEXT:    vsetvli zero, a0, e32, mf2, ta, mu
 640 ; CHECK-NEXT:    vsub.vv v8, v9, v10, v0.t
 641 ; CHECK-NEXT:    ret
 642 entry:
 643   %a = call <vscale x 1 x i32> @llvm.riscv.vsub.mask.nxv1i32.nxv1i32(
 644     <vscale x 1 x i32> %0,
 645     <vscale x 1 x i32> %1,
 646     <vscale x 1 x i32> %2,
 647     <vscale x 1 x i1> %3,
 648     iXLen %4, iXLen 1)
 649
 650   ret <vscale x 1 x i32> %a
 651 }
 652
 653 declare <vscale x 2 x i32> @llvm.riscv.vsub.nxv2i32.nxv2i32(
 654   <vscale x 2 x i32>,
 655   <vscale x 2 x i32>,
 656   <vscale x 2 x i32>,
 657   iXLen);
 658
 659 define <vscale x 2 x i32> @intrinsic_vsub_vv_nxv2i32_nxv2i32_nxv2i32(<vscale x 2 x i32> %0, <vscale x 2 x i32> %1, iXLen %2) nounwind {
 660 ; CHECK-LABEL: intrinsic_vsub_vv_nxv2i32_nxv2i32_nxv2i32:
 661 ; CHECK:       # %bb.0: # %entry
 662 ; CHECK-NEXT:    vsetvli zero, a0, e32, m1, ta, ma
 663 ; CHECK-NEXT:    vsub.vv v8, v8, v9
 664 ; CHECK-NEXT:    ret
 665 entry:
 666   %a = call <vscale x 2 x i32> @llvm.riscv.vsub.nxv2i32.nxv2i32(
 667     <vscale x 2 x i32> undef,
 668     <vscale x 2 x i32> %0,
 669     <vscale x 2 x i32> %1,
 670     iXLen %2)
 671
 672   ret <vscale x 2 x i32> %a
 673 }
 674
 675 declare <vscale x 2 x i32> @llvm.riscv.vsub.mask.nxv2i32.nxv2i32(
 676   <vscale x 2 x i32>,
 677   <vscale x 2 x i32>,
 678   <vscale x 2 x i32>,
 679   <vscale x 2 x i1>,
 680   iXLen, iXLen);
 681
 682 define <vscale x 2 x i32> @intrinsic_vsub_mask_vv_nxv2i32_nxv2i32_nxv2i32(<vscale x 2 x i32> %0, <vscale x 2 x i32> %1, <vscale x 2 x i32> %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
 683 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv2i32_nxv2i32_nxv2i32:
 684 ; CHECK:       # %bb.0: # %entry
 685 ; CHECK-NEXT:    vsetvli zero, a0, e32, m1, ta, mu
 686 ; CHECK-NEXT:    vsub.vv v8, v9, v10, v0.t
 687 ; CHECK-NEXT:    ret
 688 entry:
 689   %a = call <vscale x 2 x i32> @llvm.riscv.vsub.mask.nxv2i32.nxv2i32(
 690     <vscale x 2 x i32> %0,
 691     <vscale x 2 x i32> %1,
 692     <vscale x 2 x i32> %2,
 693     <vscale x 2 x i1> %3,
 694     iXLen %4, iXLen 1)
 695
 696   ret <vscale x 2 x i32> %a
 697 }
 698
 699 declare <vscale x 4 x i32> @llvm.riscv.vsub.nxv4i32.nxv4i32(
 700   <vscale x 4 x i32>,
 701   <vscale x 4 x i32>,
 702   <vscale x 4 x i32>,
 703   iXLen);
 704
 705 define <vscale x 4 x i32> @intrinsic_vsub_vv_nxv4i32_nxv4i32_nxv4i32(<vscale x 4 x i32> %0, <vscale x 4 x i32> %1, iXLen %2) nounwind {
 706 ; CHECK-LABEL: intrinsic_vsub_vv_nxv4i32_nxv4i32_nxv4i32:
 707 ; CHECK:       # %bb.0: # %entry
 708 ; CHECK-NEXT:    vsetvli zero, a0, e32, m2, ta, ma
 709 ; CHECK-NEXT:    vsub.vv v8, v8, v10
 710 ; CHECK-NEXT:    ret
 711 entry:
 712   %a = call <vscale x 4 x i32> @llvm.riscv.vsub.nxv4i32.nxv4i32(
 713     <vscale x 4 x i32> undef,
 714     <vscale x 4 x i32> %0,
 715     <vscale x 4 x i32> %1,
 716     iXLen %2)
 717
 718   ret <vscale x 4 x i32> %a
 719 }
 720
 721 declare <vscale x 4 x i32> @llvm.riscv.vsub.mask.nxv4i32.nxv4i32(
 722   <vscale x 4 x i32>,
 723   <vscale x 4 x i32>,
 724   <vscale x 4 x i32>,
 725   <vscale x 4 x i1>,
 726   iXLen, iXLen);
 727
 728 define <vscale x 4 x i32> @intrinsic_vsub_mask_vv_nxv4i32_nxv4i32_nxv4i32(<vscale x 4 x i32> %0, <vscale x 4 x i32> %1, <vscale x 4 x i32> %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
 729 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv4i32_nxv4i32_nxv4i32:
 730 ; CHECK:       # %bb.0: # %entry
 731 ; CHECK-NEXT:    vsetvli zero, a0, e32, m2, ta, mu
 732 ; CHECK-NEXT:    vsub.vv v8, v10, v12, v0.t
 733 ; CHECK-NEXT:    ret
 734 entry:
 735   %a = call <vscale x 4 x i32> @llvm.riscv.vsub.mask.nxv4i32.nxv4i32(
 736     <vscale x 4 x i32> %0,
 737     <vscale x 4 x i32> %1,
 738     <vscale x 4 x i32> %2,
 739     <vscale x 4 x i1> %3,
 740     iXLen %4, iXLen 1)
 741
 742   ret <vscale x 4 x i32> %a
 743 }
 744
 745 declare <vscale x 8 x i32> @llvm.riscv.vsub.nxv8i32.nxv8i32(
 746   <vscale x 8 x i32>,
 747   <vscale x 8 x i32>,
 748   <vscale x 8 x i32>,
 749   iXLen);
 750
 751 define <vscale x 8 x i32> @intrinsic_vsub_vv_nxv8i32_nxv8i32_nxv8i32(<vscale x 8 x i32> %0, <vscale x 8 x i32> %1, iXLen %2) nounwind {
 752 ; CHECK-LABEL: intrinsic_vsub_vv_nxv8i32_nxv8i32_nxv8i32:
 753 ; CHECK:       # %bb.0: # %entry
 754 ; CHECK-NEXT:    vsetvli zero, a0, e32, m4, ta, ma
 755 ; CHECK-NEXT:    vsub.vv v8, v8, v12
 756 ; CHECK-NEXT:    ret
 757 entry:
 758   %a = call <vscale x 8 x i32> @llvm.riscv.vsub.nxv8i32.nxv8i32(
 759     <vscale x 8 x i32> undef,
 760     <vscale x 8 x i32> %0,
 761     <vscale x 8 x i32> %1,
 762     iXLen %2)
 763
 764   ret <vscale x 8 x i32> %a
 765 }
 766
 767 declare <vscale x 8 x i32> @llvm.riscv.vsub.mask.nxv8i32.nxv8i32(
 768   <vscale x 8 x i32>,
 769   <vscale x 8 x i32>,
 770   <vscale x 8 x i32>,
 771   <vscale x 8 x i1>,
 772   iXLen, iXLen);
 773
 774 define <vscale x 8 x i32> @intrinsic_vsub_mask_vv_nxv8i32_nxv8i32_nxv8i32(<vscale x 8 x i32> %0, <vscale x 8 x i32> %1, <vscale x 8 x i32> %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
 775 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv8i32_nxv8i32_nxv8i32:
 776 ; CHECK:       # %bb.0: # %entry
 777 ; CHECK-NEXT:    vsetvli zero, a0, e32, m4, ta, mu
 778 ; CHECK-NEXT:    vsub.vv v8, v12, v16, v0.t
 779 ; CHECK-NEXT:    ret
 780 entry:
 781   %a = call <vscale x 8 x i32> @llvm.riscv.vsub.mask.nxv8i32.nxv8i32(
 782     <vscale x 8 x i32> %0,
 783     <vscale x 8 x i32> %1,
 784     <vscale x 8 x i32> %2,
 785     <vscale x 8 x i1> %3,
 786     iXLen %4, iXLen 1)
 787
 788   ret <vscale x 8 x i32> %a
 789 }
 790
 791 declare <vscale x 16 x i32> @llvm.riscv.vsub.nxv16i32.nxv16i32(
 792   <vscale x 16 x i32>,
 793   <vscale x 16 x i32>,
 794   <vscale x 16 x i32>,
 795   iXLen);
 796
 797 define <vscale x 16 x i32> @intrinsic_vsub_vv_nxv16i32_nxv16i32_nxv16i32(<vscale x 16 x i32> %0, <vscale x 16 x i32> %1, iXLen %2) nounwind {
 798 ; CHECK-LABEL: intrinsic_vsub_vv_nxv16i32_nxv16i32_nxv16i32:
 799 ; CHECK:       # %bb.0: # %entry
 800 ; CHECK-NEXT:    vsetvli zero, a0, e32, m8, ta, ma
 801 ; CHECK-NEXT:    vsub.vv v8, v8, v16
 802 ; CHECK-NEXT:    ret
 803 entry:
 804   %a = call <vscale x 16 x i32> @llvm.riscv.vsub.nxv16i32.nxv16i32(
 805     <vscale x 16 x i32> undef,
 806     <vscale x 16 x i32> %0,
 807     <vscale x 16 x i32> %1,
 808     iXLen %2)
 809
 810   ret <vscale x 16 x i32> %a
 811 }
 812
 813 declare <vscale x 16 x i32> @llvm.riscv.vsub.mask.nxv16i32.nxv16i32(
 814   <vscale x 16 x i32>,
 815   <vscale x 16 x i32>,
 816   <vscale x 16 x i32>,
 817   <vscale x 16 x i1>,
 818   iXLen, iXLen);
 819
 820 define <vscale x 16 x i32> @intrinsic_vsub_mask_vv_nxv16i32_nxv16i32_nxv16i32(<vscale x 16 x i32> %0, <vscale x 16 x i32> %1, <vscale x 16 x i32> %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
 821 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv16i32_nxv16i32_nxv16i32:
 822 ; CHECK:       # %bb.0: # %entry
 823 ; CHECK-NEXT:    vl8re32.v v24, (a0)
 824 ; CHECK-NEXT:    vsetvli zero, a1, e32, m8, ta, mu
 825 ; CHECK-NEXT:    vsub.vv v8, v16, v24, v0.t
 826 ; CHECK-NEXT:    ret
 827 entry:
 828   %a = call <vscale x 16 x i32> @llvm.riscv.vsub.mask.nxv16i32.nxv16i32(
 829     <vscale x 16 x i32> %0,
 830     <vscale x 16 x i32> %1,
 831     <vscale x 16 x i32> %2,
 832     <vscale x 16 x i1> %3,
 833     iXLen %4, iXLen 1)
 834
 835   ret <vscale x 16 x i32> %a
 836 }
 837
 838 declare <vscale x 1 x i64> @llvm.riscv.vsub.nxv1i64.nxv1i64(
 839   <vscale x 1 x i64>,
 840   <vscale x 1 x i64>,
 841   <vscale x 1 x i64>,
 842   iXLen);
 843
 844 define <vscale x 1 x i64> @intrinsic_vsub_vv_nxv1i64_nxv1i64_nxv1i64(<vscale x 1 x i64> %0, <vscale x 1 x i64> %1, iXLen %2) nounwind {
 845 ; CHECK-LABEL: intrinsic_vsub_vv_nxv1i64_nxv1i64_nxv1i64:
 846 ; CHECK:       # %bb.0: # %entry
 847 ; CHECK-NEXT:    vsetvli zero, a0, e64, m1, ta, ma
 848 ; CHECK-NEXT:    vsub.vv v8, v8, v9
 849 ; CHECK-NEXT:    ret
 850 entry:
 851   %a = call <vscale x 1 x i64> @llvm.riscv.vsub.nxv1i64.nxv1i64(
 852     <vscale x 1 x i64> undef,
 853     <vscale x 1 x i64> %0,
 854     <vscale x 1 x i64> %1,
 855     iXLen %2)
 856
 857   ret <vscale x 1 x i64> %a
 858 }
 859
 860 declare <vscale x 1 x i64> @llvm.riscv.vsub.mask.nxv1i64.nxv1i64(
 861   <vscale x 1 x i64>,
 862   <vscale x 1 x i64>,
 863   <vscale x 1 x i64>,
 864   <vscale x 1 x i1>,
 865   iXLen, iXLen);
 866
 867 define <vscale x 1 x i64> @intrinsic_vsub_mask_vv_nxv1i64_nxv1i64_nxv1i64(<vscale x 1 x i64> %0, <vscale x 1 x i64> %1, <vscale x 1 x i64> %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
 868 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv1i64_nxv1i64_nxv1i64:
 869 ; CHECK:       # %bb.0: # %entry
 870 ; CHECK-NEXT:    vsetvli zero, a0, e64, m1, ta, mu
 871 ; CHECK-NEXT:    vsub.vv v8, v9, v10, v0.t
 872 ; CHECK-NEXT:    ret
 873 entry:
 874   %a = call <vscale x 1 x i64> @llvm.riscv.vsub.mask.nxv1i64.nxv1i64(
 875     <vscale x 1 x i64> %0,
 876     <vscale x 1 x i64> %1,
 877     <vscale x 1 x i64> %2,
 878     <vscale x 1 x i1> %3,
 879     iXLen %4, iXLen 1)
 880
 881   ret <vscale x 1 x i64> %a
 882 }
 883
 884 declare <vscale x 2 x i64> @llvm.riscv.vsub.nxv2i64.nxv2i64(
 885   <vscale x 2 x i64>,
 886   <vscale x 2 x i64>,
 887   <vscale x 2 x i64>,
 888   iXLen);
 889
 890 define <vscale x 2 x i64> @intrinsic_vsub_vv_nxv2i64_nxv2i64_nxv2i64(<vscale x 2 x i64> %0, <vscale x 2 x i64> %1, iXLen %2) nounwind {
 891 ; CHECK-LABEL: intrinsic_vsub_vv_nxv2i64_nxv2i64_nxv2i64:
 892 ; CHECK:       # %bb.0: # %entry
 893 ; CHECK-NEXT:    vsetvli zero, a0, e64, m2, ta, ma
 894 ; CHECK-NEXT:    vsub.vv v8, v8, v10
 895 ; CHECK-NEXT:    ret
 896 entry:
 897   %a = call <vscale x 2 x i64> @llvm.riscv.vsub.nxv2i64.nxv2i64(
 898     <vscale x 2 x i64> undef,
 899     <vscale x 2 x i64> %0,
 900     <vscale x 2 x i64> %1,
 901     iXLen %2)
 902
 903   ret <vscale x 2 x i64> %a
 904 }
 905
 906 declare <vscale x 2 x i64> @llvm.riscv.vsub.mask.nxv2i64.nxv2i64(
 907   <vscale x 2 x i64>,
 908   <vscale x 2 x i64>,
 909   <vscale x 2 x i64>,
 910   <vscale x 2 x i1>,
 911   iXLen, iXLen);
 912
 913 define <vscale x 2 x i64> @intrinsic_vsub_mask_vv_nxv2i64_nxv2i64_nxv2i64(<vscale x 2 x i64> %0, <vscale x 2 x i64> %1, <vscale x 2 x i64> %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
 914 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv2i64_nxv2i64_nxv2i64:
 915 ; CHECK:       # %bb.0: # %entry
 916 ; CHECK-NEXT:    vsetvli zero, a0, e64, m2, ta, mu
 917 ; CHECK-NEXT:    vsub.vv v8, v10, v12, v0.t
 918 ; CHECK-NEXT:    ret
 919 entry:
 920   %a = call <vscale x 2 x i64> @llvm.riscv.vsub.mask.nxv2i64.nxv2i64(
 921     <vscale x 2 x i64> %0,
 922     <vscale x 2 x i64> %1,
 923     <vscale x 2 x i64> %2,
 924     <vscale x 2 x i1> %3,
 925     iXLen %4, iXLen 1)
 926
 927   ret <vscale x 2 x i64> %a
 928 }
 929
 930 declare <vscale x 4 x i64> @llvm.riscv.vsub.nxv4i64.nxv4i64(
 931   <vscale x 4 x i64>,
 932   <vscale x 4 x i64>,
 933   <vscale x 4 x i64>,
 934   iXLen);
 935
 936 define <vscale x 4 x i64> @intrinsic_vsub_vv_nxv4i64_nxv4i64_nxv4i64(<vscale x 4 x i64> %0, <vscale x 4 x i64> %1, iXLen %2) nounwind {
 937 ; CHECK-LABEL: intrinsic_vsub_vv_nxv4i64_nxv4i64_nxv4i64:
 938 ; CHECK:       # %bb.0: # %entry
 939 ; CHECK-NEXT:    vsetvli zero, a0, e64, m4, ta, ma
 940 ; CHECK-NEXT:    vsub.vv v8, v8, v12
 941 ; CHECK-NEXT:    ret
 942 entry:
 943   %a = call <vscale x 4 x i64> @llvm.riscv.vsub.nxv4i64.nxv4i64(
 944     <vscale x 4 x i64> undef,
 945     <vscale x 4 x i64> %0,
 946     <vscale x 4 x i64> %1,
 947     iXLen %2)
 948
 949   ret <vscale x 4 x i64> %a
 950 }
 951
 952 declare <vscale x 4 x i64> @llvm.riscv.vsub.mask.nxv4i64.nxv4i64(
 953   <vscale x 4 x i64>,
 954   <vscale x 4 x i64>,
 955   <vscale x 4 x i64>,
 956   <vscale x 4 x i1>,
 957   iXLen, iXLen);
 958
 959 define <vscale x 4 x i64> @intrinsic_vsub_mask_vv_nxv4i64_nxv4i64_nxv4i64(<vscale x 4 x i64> %0, <vscale x 4 x i64> %1, <vscale x 4 x i64> %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
 960 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv4i64_nxv4i64_nxv4i64:
 961 ; CHECK:       # %bb.0: # %entry
 962 ; CHECK-NEXT:    vsetvli zero, a0, e64, m4, ta, mu
 963 ; CHECK-NEXT:    vsub.vv v8, v12, v16, v0.t
 964 ; CHECK-NEXT:    ret
 965 entry:
 966   %a = call <vscale x 4 x i64> @llvm.riscv.vsub.mask.nxv4i64.nxv4i64(
 967     <vscale x 4 x i64> %0,
 968     <vscale x 4 x i64> %1,
 969     <vscale x 4 x i64> %2,
 970     <vscale x 4 x i1> %3,
 971     iXLen %4, iXLen 1)
 972
 973   ret <vscale x 4 x i64> %a
 974 }
 975
 976 declare <vscale x 8 x i64> @llvm.riscv.vsub.nxv8i64.nxv8i64(
 977   <vscale x 8 x i64>,
 978   <vscale x 8 x i64>,
 979   <vscale x 8 x i64>,
 980   iXLen);
 981
 982 define <vscale x 8 x i64> @intrinsic_vsub_vv_nxv8i64_nxv8i64_nxv8i64(<vscale x 8 x i64> %0, <vscale x 8 x i64> %1, iXLen %2) nounwind {
 983 ; CHECK-LABEL: intrinsic_vsub_vv_nxv8i64_nxv8i64_nxv8i64:
 984 ; CHECK:       # %bb.0: # %entry
 985 ; CHECK-NEXT:    vsetvli zero, a0, e64, m8, ta, ma
 986 ; CHECK-NEXT:    vsub.vv v8, v8, v16
 987 ; CHECK-NEXT:    ret
 988 entry:
 989   %a = call <vscale x 8 x i64> @llvm.riscv.vsub.nxv8i64.nxv8i64(
 990     <vscale x 8 x i64> undef,
 991     <vscale x 8 x i64> %0,
 992     <vscale x 8 x i64> %1,
 993     iXLen %2)
 994
 995   ret <vscale x 8 x i64> %a
 996 }
 997
 998 declare <vscale x 8 x i64> @llvm.riscv.vsub.mask.nxv8i64.nxv8i64(
 999   <vscale x 8 x i64>,
1000   <vscale x 8 x i64>,
1001   <vscale x 8 x i64>,
1002   <vscale x 8 x i1>,
1003   iXLen, iXLen);
1004
1005 define <vscale x 8 x i64> @intrinsic_vsub_mask_vv_nxv8i64_nxv8i64_nxv8i64(<vscale x 8 x i64> %0, <vscale x 8 x i64> %1, <vscale x 8 x i64> %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
1006 ; CHECK-LABEL: intrinsic_vsub_mask_vv_nxv8i64_nxv8i64_nxv8i64:
1007 ; CHECK:       # %bb.0: # %entry
1008 ; CHECK-NEXT:    vl8re64.v v24, (a0)
1009 ; CHECK-NEXT:    vsetvli zero, a1, e64, m8, ta, mu
1010 ; CHECK-NEXT:    vsub.vv v8, v16, v24, v0.t
1011 ; CHECK-NEXT:    ret
1012 entry:
1013   %a = call <vscale x 8 x i64> @llvm.riscv.vsub.mask.nxv8i64.nxv8i64(
1014     <vscale x 8 x i64> %0,
1015     <vscale x 8 x i64> %1,
1016     <vscale x 8 x i64> %2,
1017     <vscale x 8 x i1> %3,
1018     iXLen %4, iXLen 1)
1019
1020   ret <vscale x 8 x i64> %a
1021 }
1022
1023 declare <vscale x 1 x i8> @llvm.riscv.vsub.nxv1i8.i8(
1024   <vscale x 1 x i8>,
1025   <vscale x 1 x i8>,
1026   i8,
1027   iXLen);
1028
1029 define <vscale x 1 x i8> @intrinsic_vsub_vx_nxv1i8_nxv1i8_i8(<vscale x 1 x i8> %0, i8 %1, iXLen %2) nounwind {
1030 ; CHECK-LABEL: intrinsic_vsub_vx_nxv1i8_nxv1i8_i8:
1031 ; CHECK:       # %bb.0: # %entry
1032 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf8, ta, ma
1033 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1034 ; CHECK-NEXT:    ret
1035 entry:
1036   %a = call <vscale x 1 x i8> @llvm.riscv.vsub.nxv1i8.i8(
1037     <vscale x 1 x i8> undef,
1038     <vscale x 1 x i8> %0,
1039     i8 %1,
1040     iXLen %2)
1041
1042   ret <vscale x 1 x i8> %a
1043 }
1044
1045 declare <vscale x 1 x i8> @llvm.riscv.vsub.mask.nxv1i8.i8(
1046   <vscale x 1 x i8>,
1047   <vscale x 1 x i8>,
1048   i8,
1049   <vscale x 1 x i1>,
1050   iXLen, iXLen);
1051
1052 define <vscale x 1 x i8> @intrinsic_vsub_mask_vx_nxv1i8_nxv1i8_i8(<vscale x 1 x i8> %0, <vscale x 1 x i8> %1, i8 %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
1053 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv1i8_nxv1i8_i8:
1054 ; CHECK:       # %bb.0: # %entry
1055 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf8, ta, mu
1056 ; CHECK-NEXT:    vsub.vx v8, v9, a0, v0.t
1057 ; CHECK-NEXT:    ret
1058 entry:
1059   %a = call <vscale x 1 x i8> @llvm.riscv.vsub.mask.nxv1i8.i8(
1060     <vscale x 1 x i8> %0,
1061     <vscale x 1 x i8> %1,
1062     i8 %2,
1063     <vscale x 1 x i1> %3,
1064     iXLen %4, iXLen 1)
1065
1066   ret <vscale x 1 x i8> %a
1067 }
1068
1069 declare <vscale x 2 x i8> @llvm.riscv.vsub.nxv2i8.i8(
1070   <vscale x 2 x i8>,
1071   <vscale x 2 x i8>,
1072   i8,
1073   iXLen);
1074
1075 define <vscale x 2 x i8> @intrinsic_vsub_vx_nxv2i8_nxv2i8_i8(<vscale x 2 x i8> %0, i8 %1, iXLen %2) nounwind {
1076 ; CHECK-LABEL: intrinsic_vsub_vx_nxv2i8_nxv2i8_i8:
1077 ; CHECK:       # %bb.0: # %entry
1078 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf4, ta, ma
1079 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1080 ; CHECK-NEXT:    ret
1081 entry:
1082   %a = call <vscale x 2 x i8> @llvm.riscv.vsub.nxv2i8.i8(
1083     <vscale x 2 x i8> undef,
1084     <vscale x 2 x i8> %0,
1085     i8 %1,
1086     iXLen %2)
1087
1088   ret <vscale x 2 x i8> %a
1089 }
1090
1091 declare <vscale x 2 x i8> @llvm.riscv.vsub.mask.nxv2i8.i8(
1092   <vscale x 2 x i8>,
1093   <vscale x 2 x i8>,
1094   i8,
1095   <vscale x 2 x i1>,
1096   iXLen, iXLen);
1097
1098 define <vscale x 2 x i8> @intrinsic_vsub_mask_vx_nxv2i8_nxv2i8_i8(<vscale x 2 x i8> %0, <vscale x 2 x i8> %1, i8 %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
1099 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv2i8_nxv2i8_i8:
1100 ; CHECK:       # %bb.0: # %entry
1101 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf4, ta, mu
1102 ; CHECK-NEXT:    vsub.vx v8, v9, a0, v0.t
1103 ; CHECK-NEXT:    ret
1104 entry:
1105   %a = call <vscale x 2 x i8> @llvm.riscv.vsub.mask.nxv2i8.i8(
1106     <vscale x 2 x i8> %0,
1107     <vscale x 2 x i8> %1,
1108     i8 %2,
1109     <vscale x 2 x i1> %3,
1110     iXLen %4, iXLen 1)
1111
1112   ret <vscale x 2 x i8> %a
1113 }
1114
1115 declare <vscale x 4 x i8> @llvm.riscv.vsub.nxv4i8.i8(
1116   <vscale x 4 x i8>,
1117   <vscale x 4 x i8>,
1118   i8,
1119   iXLen);
1120
1121 define <vscale x 4 x i8> @intrinsic_vsub_vx_nxv4i8_nxv4i8_i8(<vscale x 4 x i8> %0, i8 %1, iXLen %2) nounwind {
1122 ; CHECK-LABEL: intrinsic_vsub_vx_nxv4i8_nxv4i8_i8:
1123 ; CHECK:       # %bb.0: # %entry
1124 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf2, ta, ma
1125 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1126 ; CHECK-NEXT:    ret
1127 entry:
1128   %a = call <vscale x 4 x i8> @llvm.riscv.vsub.nxv4i8.i8(
1129     <vscale x 4 x i8> undef,
1130     <vscale x 4 x i8> %0,
1131     i8 %1,
1132     iXLen %2)
1133
1134   ret <vscale x 4 x i8> %a
1135 }
1136
1137 declare <vscale x 4 x i8> @llvm.riscv.vsub.mask.nxv4i8.i8(
1138   <vscale x 4 x i8>,
1139   <vscale x 4 x i8>,
1140   i8,
1141   <vscale x 4 x i1>,
1142   iXLen, iXLen);
1143
1144 define <vscale x 4 x i8> @intrinsic_vsub_mask_vx_nxv4i8_nxv4i8_i8(<vscale x 4 x i8> %0, <vscale x 4 x i8> %1, i8 %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
1145 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv4i8_nxv4i8_i8:
1146 ; CHECK:       # %bb.0: # %entry
1147 ; CHECK-NEXT:    vsetvli zero, a1, e8, mf2, ta, mu
1148 ; CHECK-NEXT:    vsub.vx v8, v9, a0, v0.t
1149 ; CHECK-NEXT:    ret
1150 entry:
1151   %a = call <vscale x 4 x i8> @llvm.riscv.vsub.mask.nxv4i8.i8(
1152     <vscale x 4 x i8> %0,
1153     <vscale x 4 x i8> %1,
1154     i8 %2,
1155     <vscale x 4 x i1> %3,
1156     iXLen %4, iXLen 1)
1157
1158   ret <vscale x 4 x i8> %a
1159 }
1160
1161 declare <vscale x 8 x i8> @llvm.riscv.vsub.nxv8i8.i8(
1162   <vscale x 8 x i8>,
1163   <vscale x 8 x i8>,
1164   i8,
1165   iXLen);
1166
1167 define <vscale x 8 x i8> @intrinsic_vsub_vx_nxv8i8_nxv8i8_i8(<vscale x 8 x i8> %0, i8 %1, iXLen %2) nounwind {
1168 ; CHECK-LABEL: intrinsic_vsub_vx_nxv8i8_nxv8i8_i8:
1169 ; CHECK:       # %bb.0: # %entry
1170 ; CHECK-NEXT:    vsetvli zero, a1, e8, m1, ta, ma
1171 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1172 ; CHECK-NEXT:    ret
1173 entry:
1174   %a = call <vscale x 8 x i8> @llvm.riscv.vsub.nxv8i8.i8(
1175     <vscale x 8 x i8> undef,
1176     <vscale x 8 x i8> %0,
1177     i8 %1,
1178     iXLen %2)
1179
1180   ret <vscale x 8 x i8> %a
1181 }
1182
1183 declare <vscale x 8 x i8> @llvm.riscv.vsub.mask.nxv8i8.i8(
1184   <vscale x 8 x i8>,
1185   <vscale x 8 x i8>,
1186   i8,
1187   <vscale x 8 x i1>,
1188   iXLen, iXLen);
1189
1190 define <vscale x 8 x i8> @intrinsic_vsub_mask_vx_nxv8i8_nxv8i8_i8(<vscale x 8 x i8> %0, <vscale x 8 x i8> %1, i8 %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
1191 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv8i8_nxv8i8_i8:
1192 ; CHECK:       # %bb.0: # %entry
1193 ; CHECK-NEXT:    vsetvli zero, a1, e8, m1, ta, mu
1194 ; CHECK-NEXT:    vsub.vx v8, v9, a0, v0.t
1195 ; CHECK-NEXT:    ret
1196 entry:
1197   %a = call <vscale x 8 x i8> @llvm.riscv.vsub.mask.nxv8i8.i8(
1198     <vscale x 8 x i8> %0,
1199     <vscale x 8 x i8> %1,
1200     i8 %2,
1201     <vscale x 8 x i1> %3,
1202     iXLen %4, iXLen 1)
1203
1204   ret <vscale x 8 x i8> %a
1205 }
1206
1207 declare <vscale x 16 x i8> @llvm.riscv.vsub.nxv16i8.i8(
1208   <vscale x 16 x i8>,
1209   <vscale x 16 x i8>,
1210   i8,
1211   iXLen);
1212
1213 define <vscale x 16 x i8> @intrinsic_vsub_vx_nxv16i8_nxv16i8_i8(<vscale x 16 x i8> %0, i8 %1, iXLen %2) nounwind {
1214 ; CHECK-LABEL: intrinsic_vsub_vx_nxv16i8_nxv16i8_i8:
1215 ; CHECK:       # %bb.0: # %entry
1216 ; CHECK-NEXT:    vsetvli zero, a1, e8, m2, ta, ma
1217 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1218 ; CHECK-NEXT:    ret
1219 entry:
1220   %a = call <vscale x 16 x i8> @llvm.riscv.vsub.nxv16i8.i8(
1221     <vscale x 16 x i8> undef,
1222     <vscale x 16 x i8> %0,
1223     i8 %1,
1224     iXLen %2)
1225
1226   ret <vscale x 16 x i8> %a
1227 }
1228
1229 declare <vscale x 16 x i8> @llvm.riscv.vsub.mask.nxv16i8.i8(
1230   <vscale x 16 x i8>,
1231   <vscale x 16 x i8>,
1232   i8,
1233   <vscale x 16 x i1>,
1234   iXLen, iXLen);
1235
1236 define <vscale x 16 x i8> @intrinsic_vsub_mask_vx_nxv16i8_nxv16i8_i8(<vscale x 16 x i8> %0, <vscale x 16 x i8> %1, i8 %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
1237 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv16i8_nxv16i8_i8:
1238 ; CHECK:       # %bb.0: # %entry
1239 ; CHECK-NEXT:    vsetvli zero, a1, e8, m2, ta, mu
1240 ; CHECK-NEXT:    vsub.vx v8, v10, a0, v0.t
1241 ; CHECK-NEXT:    ret
1242 entry:
1243   %a = call <vscale x 16 x i8> @llvm.riscv.vsub.mask.nxv16i8.i8(
1244     <vscale x 16 x i8> %0,
1245     <vscale x 16 x i8> %1,
1246     i8 %2,
1247     <vscale x 16 x i1> %3,
1248     iXLen %4, iXLen 1)
1249
1250   ret <vscale x 16 x i8> %a
1251 }
1252
1253 declare <vscale x 32 x i8> @llvm.riscv.vsub.nxv32i8.i8(
1254   <vscale x 32 x i8>,
1255   <vscale x 32 x i8>,
1256   i8,
1257   iXLen);
1258
1259 define <vscale x 32 x i8> @intrinsic_vsub_vx_nxv32i8_nxv32i8_i8(<vscale x 32 x i8> %0, i8 %1, iXLen %2) nounwind {
1260 ; CHECK-LABEL: intrinsic_vsub_vx_nxv32i8_nxv32i8_i8:
1261 ; CHECK:       # %bb.0: # %entry
1262 ; CHECK-NEXT:    vsetvli zero, a1, e8, m4, ta, ma
1263 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1264 ; CHECK-NEXT:    ret
1265 entry:
1266   %a = call <vscale x 32 x i8> @llvm.riscv.vsub.nxv32i8.i8(
1267     <vscale x 32 x i8> undef,
1268     <vscale x 32 x i8> %0,
1269     i8 %1,
1270     iXLen %2)
1271
1272   ret <vscale x 32 x i8> %a
1273 }
1274
1275 declare <vscale x 32 x i8> @llvm.riscv.vsub.mask.nxv32i8.i8(
1276   <vscale x 32 x i8>,
1277   <vscale x 32 x i8>,
1278   i8,
1279   <vscale x 32 x i1>,
1280   iXLen, iXLen);
1281
1282 define <vscale x 32 x i8> @intrinsic_vsub_mask_vx_nxv32i8_nxv32i8_i8(<vscale x 32 x i8> %0, <vscale x 32 x i8> %1, i8 %2, <vscale x 32 x i1> %3, iXLen %4) nounwind {
1283 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv32i8_nxv32i8_i8:
1284 ; CHECK:       # %bb.0: # %entry
1285 ; CHECK-NEXT:    vsetvli zero, a1, e8, m4, ta, mu
1286 ; CHECK-NEXT:    vsub.vx v8, v12, a0, v0.t
1287 ; CHECK-NEXT:    ret
1288 entry:
1289   %a = call <vscale x 32 x i8> @llvm.riscv.vsub.mask.nxv32i8.i8(
1290     <vscale x 32 x i8> %0,
1291     <vscale x 32 x i8> %1,
1292     i8 %2,
1293     <vscale x 32 x i1> %3,
1294     iXLen %4, iXLen 1)
1295
1296   ret <vscale x 32 x i8> %a
1297 }
1298
1299 declare <vscale x 64 x i8> @llvm.riscv.vsub.nxv64i8.i8(
1300   <vscale x 64 x i8>,
1301   <vscale x 64 x i8>,
1302   i8,
1303   iXLen);
1304
1305 define <vscale x 64 x i8> @intrinsic_vsub_vx_nxv64i8_nxv64i8_i8(<vscale x 64 x i8> %0, i8 %1, iXLen %2) nounwind {
1306 ; CHECK-LABEL: intrinsic_vsub_vx_nxv64i8_nxv64i8_i8:
1307 ; CHECK:       # %bb.0: # %entry
1308 ; CHECK-NEXT:    vsetvli zero, a1, e8, m8, ta, ma
1309 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1310 ; CHECK-NEXT:    ret
1311 entry:
1312   %a = call <vscale x 64 x i8> @llvm.riscv.vsub.nxv64i8.i8(
1313     <vscale x 64 x i8> undef,
1314     <vscale x 64 x i8> %0,
1315     i8 %1,
1316     iXLen %2)
1317
1318   ret <vscale x 64 x i8> %a
1319 }
1320
1321 declare <vscale x 64 x i8> @llvm.riscv.vsub.mask.nxv64i8.i8(
1322   <vscale x 64 x i8>,
1323   <vscale x 64 x i8>,
1324   i8,
1325   <vscale x 64 x i1>,
1326   iXLen, iXLen);
1327
1328 define <vscale x 64 x i8> @intrinsic_vsub_mask_vx_nxv64i8_nxv64i8_i8(<vscale x 64 x i8> %0, <vscale x 64 x i8> %1, i8 %2, <vscale x 64 x i1> %3, iXLen %4) nounwind {
1329 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv64i8_nxv64i8_i8:
1330 ; CHECK:       # %bb.0: # %entry
1331 ; CHECK-NEXT:    vsetvli zero, a1, e8, m8, ta, mu
1332 ; CHECK-NEXT:    vsub.vx v8, v16, a0, v0.t
1333 ; CHECK-NEXT:    ret
1334 entry:
1335   %a = call <vscale x 64 x i8> @llvm.riscv.vsub.mask.nxv64i8.i8(
1336     <vscale x 64 x i8> %0,
1337     <vscale x 64 x i8> %1,
1338     i8 %2,
1339     <vscale x 64 x i1> %3,
1340     iXLen %4, iXLen 1)
1341
1342   ret <vscale x 64 x i8> %a
1343 }
1344
1345 declare <vscale x 1 x i16> @llvm.riscv.vsub.nxv1i16.i16(
1346   <vscale x 1 x i16>,
1347   <vscale x 1 x i16>,
1348   i16,
1349   iXLen);
1350
1351 define <vscale x 1 x i16> @intrinsic_vsub_vx_nxv1i16_nxv1i16_i16(<vscale x 1 x i16> %0, i16 %1, iXLen %2) nounwind {
1352 ; CHECK-LABEL: intrinsic_vsub_vx_nxv1i16_nxv1i16_i16:
1353 ; CHECK:       # %bb.0: # %entry
1354 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf4, ta, ma
1355 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1356 ; CHECK-NEXT:    ret
1357 entry:
1358   %a = call <vscale x 1 x i16> @llvm.riscv.vsub.nxv1i16.i16(
1359     <vscale x 1 x i16> undef,
1360     <vscale x 1 x i16> %0,
1361     i16 %1,
1362     iXLen %2)
1363
1364   ret <vscale x 1 x i16> %a
1365 }
1366
1367 declare <vscale x 1 x i16> @llvm.riscv.vsub.mask.nxv1i16.i16(
1368   <vscale x 1 x i16>,
1369   <vscale x 1 x i16>,
1370   i16,
1371   <vscale x 1 x i1>,
1372   iXLen, iXLen);
1373
1374 define <vscale x 1 x i16> @intrinsic_vsub_mask_vx_nxv1i16_nxv1i16_i16(<vscale x 1 x i16> %0, <vscale x 1 x i16> %1, i16 %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
1375 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv1i16_nxv1i16_i16:
1376 ; CHECK:       # %bb.0: # %entry
1377 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf4, ta, mu
1378 ; CHECK-NEXT:    vsub.vx v8, v9, a0, v0.t
1379 ; CHECK-NEXT:    ret
1380 entry:
1381   %a = call <vscale x 1 x i16> @llvm.riscv.vsub.mask.nxv1i16.i16(
1382     <vscale x 1 x i16> %0,
1383     <vscale x 1 x i16> %1,
1384     i16 %2,
1385     <vscale x 1 x i1> %3,
1386     iXLen %4, iXLen 1)
1387
1388   ret <vscale x 1 x i16> %a
1389 }
1390
1391 declare <vscale x 2 x i16> @llvm.riscv.vsub.nxv2i16.i16(
1392   <vscale x 2 x i16>,
1393   <vscale x 2 x i16>,
1394   i16,
1395   iXLen);
1396
1397 define <vscale x 2 x i16> @intrinsic_vsub_vx_nxv2i16_nxv2i16_i16(<vscale x 2 x i16> %0, i16 %1, iXLen %2) nounwind {
1398 ; CHECK-LABEL: intrinsic_vsub_vx_nxv2i16_nxv2i16_i16:
1399 ; CHECK:       # %bb.0: # %entry
1400 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf2, ta, ma
1401 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1402 ; CHECK-NEXT:    ret
1403 entry:
1404   %a = call <vscale x 2 x i16> @llvm.riscv.vsub.nxv2i16.i16(
1405     <vscale x 2 x i16> undef,
1406     <vscale x 2 x i16> %0,
1407     i16 %1,
1408     iXLen %2)
1409
1410   ret <vscale x 2 x i16> %a
1411 }
1412
1413 declare <vscale x 2 x i16> @llvm.riscv.vsub.mask.nxv2i16.i16(
1414   <vscale x 2 x i16>,
1415   <vscale x 2 x i16>,
1416   i16,
1417   <vscale x 2 x i1>,
1418   iXLen, iXLen);
1419
1420 define <vscale x 2 x i16> @intrinsic_vsub_mask_vx_nxv2i16_nxv2i16_i16(<vscale x 2 x i16> %0, <vscale x 2 x i16> %1, i16 %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
1421 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv2i16_nxv2i16_i16:
1422 ; CHECK:       # %bb.0: # %entry
1423 ; CHECK-NEXT:    vsetvli zero, a1, e16, mf2, ta, mu
1424 ; CHECK-NEXT:    vsub.vx v8, v9, a0, v0.t
1425 ; CHECK-NEXT:    ret
1426 entry:
1427   %a = call <vscale x 2 x i16> @llvm.riscv.vsub.mask.nxv2i16.i16(
1428     <vscale x 2 x i16> %0,
1429     <vscale x 2 x i16> %1,
1430     i16 %2,
1431     <vscale x 2 x i1> %3,
1432     iXLen %4, iXLen 1)
1433
1434   ret <vscale x 2 x i16> %a
1435 }
1436
1437 declare <vscale x 4 x i16> @llvm.riscv.vsub.nxv4i16.i16(
1438   <vscale x 4 x i16>,
1439   <vscale x 4 x i16>,
1440   i16,
1441   iXLen);
1442
1443 define <vscale x 4 x i16> @intrinsic_vsub_vx_nxv4i16_nxv4i16_i16(<vscale x 4 x i16> %0, i16 %1, iXLen %2) nounwind {
1444 ; CHECK-LABEL: intrinsic_vsub_vx_nxv4i16_nxv4i16_i16:
1445 ; CHECK:       # %bb.0: # %entry
1446 ; CHECK-NEXT:    vsetvli zero, a1, e16, m1, ta, ma
1447 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1448 ; CHECK-NEXT:    ret
1449 entry:
1450   %a = call <vscale x 4 x i16> @llvm.riscv.vsub.nxv4i16.i16(
1451     <vscale x 4 x i16> undef,
1452     <vscale x 4 x i16> %0,
1453     i16 %1,
1454     iXLen %2)
1455
1456   ret <vscale x 4 x i16> %a
1457 }
1458
1459 declare <vscale x 4 x i16> @llvm.riscv.vsub.mask.nxv4i16.i16(
1460   <vscale x 4 x i16>,
1461   <vscale x 4 x i16>,
1462   i16,
1463   <vscale x 4 x i1>,
1464   iXLen, iXLen);
1465
1466 define <vscale x 4 x i16> @intrinsic_vsub_mask_vx_nxv4i16_nxv4i16_i16(<vscale x 4 x i16> %0, <vscale x 4 x i16> %1, i16 %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
1467 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv4i16_nxv4i16_i16:
1468 ; CHECK:       # %bb.0: # %entry
1469 ; CHECK-NEXT:    vsetvli zero, a1, e16, m1, ta, mu
1470 ; CHECK-NEXT:    vsub.vx v8, v9, a0, v0.t
1471 ; CHECK-NEXT:    ret
1472 entry:
1473   %a = call <vscale x 4 x i16> @llvm.riscv.vsub.mask.nxv4i16.i16(
1474     <vscale x 4 x i16> %0,
1475     <vscale x 4 x i16> %1,
1476     i16 %2,
1477     <vscale x 4 x i1> %3,
1478     iXLen %4, iXLen 1)
1479
1480   ret <vscale x 4 x i16> %a
1481 }
1482
1483 declare <vscale x 8 x i16> @llvm.riscv.vsub.nxv8i16.i16(
1484   <vscale x 8 x i16>,
1485   <vscale x 8 x i16>,
1486   i16,
1487   iXLen);
1488
1489 define <vscale x 8 x i16> @intrinsic_vsub_vx_nxv8i16_nxv8i16_i16(<vscale x 8 x i16> %0, i16 %1, iXLen %2) nounwind {
1490 ; CHECK-LABEL: intrinsic_vsub_vx_nxv8i16_nxv8i16_i16:
1491 ; CHECK:       # %bb.0: # %entry
1492 ; CHECK-NEXT:    vsetvli zero, a1, e16, m2, ta, ma
1493 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1494 ; CHECK-NEXT:    ret
1495 entry:
1496   %a = call <vscale x 8 x i16> @llvm.riscv.vsub.nxv8i16.i16(
1497     <vscale x 8 x i16> undef,
1498     <vscale x 8 x i16> %0,
1499     i16 %1,
1500     iXLen %2)
1501
1502   ret <vscale x 8 x i16> %a
1503 }
1504
1505 declare <vscale x 8 x i16> @llvm.riscv.vsub.mask.nxv8i16.i16(
1506   <vscale x 8 x i16>,
1507   <vscale x 8 x i16>,
1508   i16,
1509   <vscale x 8 x i1>,
1510   iXLen, iXLen);
1511
1512 define <vscale x 8 x i16> @intrinsic_vsub_mask_vx_nxv8i16_nxv8i16_i16(<vscale x 8 x i16> %0, <vscale x 8 x i16> %1, i16 %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
1513 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv8i16_nxv8i16_i16:
1514 ; CHECK:       # %bb.0: # %entry
1515 ; CHECK-NEXT:    vsetvli zero, a1, e16, m2, ta, mu
1516 ; CHECK-NEXT:    vsub.vx v8, v10, a0, v0.t
1517 ; CHECK-NEXT:    ret
1518 entry:
1519   %a = call <vscale x 8 x i16> @llvm.riscv.vsub.mask.nxv8i16.i16(
1520     <vscale x 8 x i16> %0,
1521     <vscale x 8 x i16> %1,
1522     i16 %2,
1523     <vscale x 8 x i1> %3,
1524     iXLen %4, iXLen 1)
1525
1526   ret <vscale x 8 x i16> %a
1527 }
1528
1529 declare <vscale x 16 x i16> @llvm.riscv.vsub.nxv16i16.i16(
1530   <vscale x 16 x i16>,
1531   <vscale x 16 x i16>,
1532   i16,
1533   iXLen);
1534
1535 define <vscale x 16 x i16> @intrinsic_vsub_vx_nxv16i16_nxv16i16_i16(<vscale x 16 x i16> %0, i16 %1, iXLen %2) nounwind {
1536 ; CHECK-LABEL: intrinsic_vsub_vx_nxv16i16_nxv16i16_i16:
1537 ; CHECK:       # %bb.0: # %entry
1538 ; CHECK-NEXT:    vsetvli zero, a1, e16, m4, ta, ma
1539 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1540 ; CHECK-NEXT:    ret
1541 entry:
1542   %a = call <vscale x 16 x i16> @llvm.riscv.vsub.nxv16i16.i16(
1543     <vscale x 16 x i16> undef,
1544     <vscale x 16 x i16> %0,
1545     i16 %1,
1546     iXLen %2)
1547
1548   ret <vscale x 16 x i16> %a
1549 }
1550
1551 declare <vscale x 16 x i16> @llvm.riscv.vsub.mask.nxv16i16.i16(
1552   <vscale x 16 x i16>,
1553   <vscale x 16 x i16>,
1554   i16,
1555   <vscale x 16 x i1>,
1556   iXLen, iXLen);
1557
1558 define <vscale x 16 x i16> @intrinsic_vsub_mask_vx_nxv16i16_nxv16i16_i16(<vscale x 16 x i16> %0, <vscale x 16 x i16> %1, i16 %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
1559 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv16i16_nxv16i16_i16:
1560 ; CHECK:       # %bb.0: # %entry
1561 ; CHECK-NEXT:    vsetvli zero, a1, e16, m4, ta, mu
1562 ; CHECK-NEXT:    vsub.vx v8, v12, a0, v0.t
1563 ; CHECK-NEXT:    ret
1564 entry:
1565   %a = call <vscale x 16 x i16> @llvm.riscv.vsub.mask.nxv16i16.i16(
1566     <vscale x 16 x i16> %0,
1567     <vscale x 16 x i16> %1,
1568     i16 %2,
1569     <vscale x 16 x i1> %3,
1570     iXLen %4, iXLen 1)
1571
1572   ret <vscale x 16 x i16> %a
1573 }
1574
1575 declare <vscale x 32 x i16> @llvm.riscv.vsub.nxv32i16.i16(
1576   <vscale x 32 x i16>,
1577   <vscale x 32 x i16>,
1578   i16,
1579   iXLen);
1580
1581 define <vscale x 32 x i16> @intrinsic_vsub_vx_nxv32i16_nxv32i16_i16(<vscale x 32 x i16> %0, i16 %1, iXLen %2) nounwind {
1582 ; CHECK-LABEL: intrinsic_vsub_vx_nxv32i16_nxv32i16_i16:
1583 ; CHECK:       # %bb.0: # %entry
1584 ; CHECK-NEXT:    vsetvli zero, a1, e16, m8, ta, ma
1585 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1586 ; CHECK-NEXT:    ret
1587 entry:
1588   %a = call <vscale x 32 x i16> @llvm.riscv.vsub.nxv32i16.i16(
1589     <vscale x 32 x i16> undef,
1590     <vscale x 32 x i16> %0,
1591     i16 %1,
1592     iXLen %2)
1593
1594   ret <vscale x 32 x i16> %a
1595 }
1596
1597 declare <vscale x 32 x i16> @llvm.riscv.vsub.mask.nxv32i16.i16(
1598   <vscale x 32 x i16>,
1599   <vscale x 32 x i16>,
1600   i16,
1601   <vscale x 32 x i1>,
1602   iXLen, iXLen);
1603
1604 define <vscale x 32 x i16> @intrinsic_vsub_mask_vx_nxv32i16_nxv32i16_i16(<vscale x 32 x i16> %0, <vscale x 32 x i16> %1, i16 %2, <vscale x 32 x i1> %3, iXLen %4) nounwind {
1605 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv32i16_nxv32i16_i16:
1606 ; CHECK:       # %bb.0: # %entry
1607 ; CHECK-NEXT:    vsetvli zero, a1, e16, m8, ta, mu
1608 ; CHECK-NEXT:    vsub.vx v8, v16, a0, v0.t
1609 ; CHECK-NEXT:    ret
1610 entry:
1611   %a = call <vscale x 32 x i16> @llvm.riscv.vsub.mask.nxv32i16.i16(
1612     <vscale x 32 x i16> %0,
1613     <vscale x 32 x i16> %1,
1614     i16 %2,
1615     <vscale x 32 x i1> %3,
1616     iXLen %4, iXLen 1)
1617
1618   ret <vscale x 32 x i16> %a
1619 }
1620
1621 declare <vscale x 1 x i32> @llvm.riscv.vsub.nxv1i32.i32(
1622   <vscale x 1 x i32>,
1623   <vscale x 1 x i32>,
1624   i32,
1625   iXLen);
1626
1627 define <vscale x 1 x i32> @intrinsic_vsub_vx_nxv1i32_nxv1i32_i32(<vscale x 1 x i32> %0, i32 %1, iXLen %2) nounwind {
1628 ; CHECK-LABEL: intrinsic_vsub_vx_nxv1i32_nxv1i32_i32:
1629 ; CHECK:       # %bb.0: # %entry
1630 ; CHECK-NEXT:    vsetvli zero, a1, e32, mf2, ta, ma
1631 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1632 ; CHECK-NEXT:    ret
1633 entry:
1634   %a = call <vscale x 1 x i32> @llvm.riscv.vsub.nxv1i32.i32(
1635     <vscale x 1 x i32> undef,
1636     <vscale x 1 x i32> %0,
1637     i32 %1,
1638     iXLen %2)
1639
1640   ret <vscale x 1 x i32> %a
1641 }
1642
1643 declare <vscale x 1 x i32> @llvm.riscv.vsub.mask.nxv1i32.i32(
1644   <vscale x 1 x i32>,
1645   <vscale x 1 x i32>,
1646   i32,
1647   <vscale x 1 x i1>,
1648   iXLen, iXLen);
1649
1650 define <vscale x 1 x i32> @intrinsic_vsub_mask_vx_nxv1i32_nxv1i32_i32(<vscale x 1 x i32> %0, <vscale x 1 x i32> %1, i32 %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
1651 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv1i32_nxv1i32_i32:
1652 ; CHECK:       # %bb.0: # %entry
1653 ; CHECK-NEXT:    vsetvli zero, a1, e32, mf2, ta, mu
1654 ; CHECK-NEXT:    vsub.vx v8, v9, a0, v0.t
1655 ; CHECK-NEXT:    ret
1656 entry:
1657   %a = call <vscale x 1 x i32> @llvm.riscv.vsub.mask.nxv1i32.i32(
1658     <vscale x 1 x i32> %0,
1659     <vscale x 1 x i32> %1,
1660     i32 %2,
1661     <vscale x 1 x i1> %3,
1662     iXLen %4, iXLen 1)
1663
1664   ret <vscale x 1 x i32> %a
1665 }
1666
1667 declare <vscale x 2 x i32> @llvm.riscv.vsub.nxv2i32.i32(
1668   <vscale x 2 x i32>,
1669   <vscale x 2 x i32>,
1670   i32,
1671   iXLen);
1672
1673 define <vscale x 2 x i32> @intrinsic_vsub_vx_nxv2i32_nxv2i32_i32(<vscale x 2 x i32> %0, i32 %1, iXLen %2) nounwind {
1674 ; CHECK-LABEL: intrinsic_vsub_vx_nxv2i32_nxv2i32_i32:
1675 ; CHECK:       # %bb.0: # %entry
1676 ; CHECK-NEXT:    vsetvli zero, a1, e32, m1, ta, ma
1677 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1678 ; CHECK-NEXT:    ret
1679 entry:
1680   %a = call <vscale x 2 x i32> @llvm.riscv.vsub.nxv2i32.i32(
1681     <vscale x 2 x i32> undef,
1682     <vscale x 2 x i32> %0,
1683     i32 %1,
1684     iXLen %2)
1685
1686   ret <vscale x 2 x i32> %a
1687 }
1688
1689 declare <vscale x 2 x i32> @llvm.riscv.vsub.mask.nxv2i32.i32(
1690   <vscale x 2 x i32>,
1691   <vscale x 2 x i32>,
1692   i32,
1693   <vscale x 2 x i1>,
1694   iXLen, iXLen);
1695
1696 define <vscale x 2 x i32> @intrinsic_vsub_mask_vx_nxv2i32_nxv2i32_i32(<vscale x 2 x i32> %0, <vscale x 2 x i32> %1, i32 %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
1697 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv2i32_nxv2i32_i32:
1698 ; CHECK:       # %bb.0: # %entry
1699 ; CHECK-NEXT:    vsetvli zero, a1, e32, m1, ta, mu
1700 ; CHECK-NEXT:    vsub.vx v8, v9, a0, v0.t
1701 ; CHECK-NEXT:    ret
1702 entry:
1703   %a = call <vscale x 2 x i32> @llvm.riscv.vsub.mask.nxv2i32.i32(
1704     <vscale x 2 x i32> %0,
1705     <vscale x 2 x i32> %1,
1706     i32 %2,
1707     <vscale x 2 x i1> %3,
1708     iXLen %4, iXLen 1)
1709
1710   ret <vscale x 2 x i32> %a
1711 }
1712
1713 declare <vscale x 4 x i32> @llvm.riscv.vsub.nxv4i32.i32(
1714   <vscale x 4 x i32>,
1715   <vscale x 4 x i32>,
1716   i32,
1717   iXLen);
1718
1719 define <vscale x 4 x i32> @intrinsic_vsub_vx_nxv4i32_nxv4i32_i32(<vscale x 4 x i32> %0, i32 %1, iXLen %2) nounwind {
1720 ; CHECK-LABEL: intrinsic_vsub_vx_nxv4i32_nxv4i32_i32:
1721 ; CHECK:       # %bb.0: # %entry
1722 ; CHECK-NEXT:    vsetvli zero, a1, e32, m2, ta, ma
1723 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1724 ; CHECK-NEXT:    ret
1725 entry:
1726   %a = call <vscale x 4 x i32> @llvm.riscv.vsub.nxv4i32.i32(
1727     <vscale x 4 x i32> undef,
1728     <vscale x 4 x i32> %0,
1729     i32 %1,
1730     iXLen %2)
1731
1732   ret <vscale x 4 x i32> %a
1733 }
1734
1735 declare <vscale x 4 x i32> @llvm.riscv.vsub.mask.nxv4i32.i32(
1736   <vscale x 4 x i32>,
1737   <vscale x 4 x i32>,
1738   i32,
1739   <vscale x 4 x i1>,
1740   iXLen, iXLen);
1741
1742 define <vscale x 4 x i32> @intrinsic_vsub_mask_vx_nxv4i32_nxv4i32_i32(<vscale x 4 x i32> %0, <vscale x 4 x i32> %1, i32 %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
1743 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv4i32_nxv4i32_i32:
1744 ; CHECK:       # %bb.0: # %entry
1745 ; CHECK-NEXT:    vsetvli zero, a1, e32, m2, ta, mu
1746 ; CHECK-NEXT:    vsub.vx v8, v10, a0, v0.t
1747 ; CHECK-NEXT:    ret
1748 entry:
1749   %a = call <vscale x 4 x i32> @llvm.riscv.vsub.mask.nxv4i32.i32(
1750     <vscale x 4 x i32> %0,
1751     <vscale x 4 x i32> %1,
1752     i32 %2,
1753     <vscale x 4 x i1> %3,
1754     iXLen %4, iXLen 1)
1755
1756   ret <vscale x 4 x i32> %a
1757 }
1758
1759 declare <vscale x 8 x i32> @llvm.riscv.vsub.nxv8i32.i32(
1760   <vscale x 8 x i32>,
1761   <vscale x 8 x i32>,
1762   i32,
1763   iXLen);
1764
1765 define <vscale x 8 x i32> @intrinsic_vsub_vx_nxv8i32_nxv8i32_i32(<vscale x 8 x i32> %0, i32 %1, iXLen %2) nounwind {
1766 ; CHECK-LABEL: intrinsic_vsub_vx_nxv8i32_nxv8i32_i32:
1767 ; CHECK:       # %bb.0: # %entry
1768 ; CHECK-NEXT:    vsetvli zero, a1, e32, m4, ta, ma
1769 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1770 ; CHECK-NEXT:    ret
1771 entry:
1772   %a = call <vscale x 8 x i32> @llvm.riscv.vsub.nxv8i32.i32(
1773     <vscale x 8 x i32> undef,
1774     <vscale x 8 x i32> %0,
1775     i32 %1,
1776     iXLen %2)
1777
1778   ret <vscale x 8 x i32> %a
1779 }
1780
1781 declare <vscale x 8 x i32> @llvm.riscv.vsub.mask.nxv8i32.i32(
1782   <vscale x 8 x i32>,
1783   <vscale x 8 x i32>,
1784   i32,
1785   <vscale x 8 x i1>,
1786   iXLen, iXLen);
1787
1788 define <vscale x 8 x i32> @intrinsic_vsub_mask_vx_nxv8i32_nxv8i32_i32(<vscale x 8 x i32> %0, <vscale x 8 x i32> %1, i32 %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
1789 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv8i32_nxv8i32_i32:
1790 ; CHECK:       # %bb.0: # %entry
1791 ; CHECK-NEXT:    vsetvli zero, a1, e32, m4, ta, mu
1792 ; CHECK-NEXT:    vsub.vx v8, v12, a0, v0.t
1793 ; CHECK-NEXT:    ret
1794 entry:
1795   %a = call <vscale x 8 x i32> @llvm.riscv.vsub.mask.nxv8i32.i32(
1796     <vscale x 8 x i32> %0,
1797     <vscale x 8 x i32> %1,
1798     i32 %2,
1799     <vscale x 8 x i1> %3,
1800     iXLen %4, iXLen 1)
1801
1802   ret <vscale x 8 x i32> %a
1803 }
1804
1805 declare <vscale x 16 x i32> @llvm.riscv.vsub.nxv16i32.i32(
1806   <vscale x 16 x i32>,
1807   <vscale x 16 x i32>,
1808   i32,
1809   iXLen);
1810
1811 define <vscale x 16 x i32> @intrinsic_vsub_vx_nxv16i32_nxv16i32_i32(<vscale x 16 x i32> %0, i32 %1, iXLen %2) nounwind {
1812 ; CHECK-LABEL: intrinsic_vsub_vx_nxv16i32_nxv16i32_i32:
1813 ; CHECK:       # %bb.0: # %entry
1814 ; CHECK-NEXT:    vsetvli zero, a1, e32, m8, ta, ma
1815 ; CHECK-NEXT:    vsub.vx v8, v8, a0
1816 ; CHECK-NEXT:    ret
1817 entry:
1818   %a = call <vscale x 16 x i32> @llvm.riscv.vsub.nxv16i32.i32(
1819     <vscale x 16 x i32> undef,
1820     <vscale x 16 x i32> %0,
1821     i32 %1,
1822     iXLen %2)
1823
1824   ret <vscale x 16 x i32> %a
1825 }
1826
1827 declare <vscale x 16 x i32> @llvm.riscv.vsub.mask.nxv16i32.i32(
1828   <vscale x 16 x i32>,
1829   <vscale x 16 x i32>,
1830   i32,
1831   <vscale x 16 x i1>,
1832   iXLen, iXLen);
1833
1834 define <vscale x 16 x i32> @intrinsic_vsub_mask_vx_nxv16i32_nxv16i32_i32(<vscale x 16 x i32> %0, <vscale x 16 x i32> %1, i32 %2, <vscale x 16 x i1> %3, iXLen %4) nounwind {
1835 ; CHECK-LABEL: intrinsic_vsub_mask_vx_nxv16i32_nxv16i32_i32:
1836 ; CHECK:       # %bb.0: # %entry
1837 ; CHECK-NEXT:    vsetvli zero, a1, e32, m8, ta, mu
1838 ; CHECK-NEXT:    vsub.vx v8, v16, a0, v0.t
1839 ; CHECK-NEXT:    ret
1840 entry:
1841   %a = call <vscale x 16 x i32> @llvm.riscv.vsub.mask.nxv16i32.i32(
1842     <vscale x 16 x i32> %0,
1843     <vscale x 16 x i32> %1,
1844     i32 %2,
1845     <vscale x 16 x i1> %3,
1846     iXLen %4, iXLen 1)
1847
1848   ret <vscale x 16 x i32> %a
1849 }
1850
1851 declare <vscale x 1 x i64> @llvm.riscv.vsub.nxv1i64.i64(
1852   <vscale x 1 x i64>,
1853   <vscale x 1 x i64>,
1854   i64,
1855   iXLen);
1856
1857 define <vscale x 1 x i64> @intrinsic_vsub_vx_nxv1i64_nxv1i64_i64(<vscale x 1 x i64> %0, i64 %1, iXLen %2) nounwind {
1858 ; RV32-LABEL: intrinsic_vsub_vx_nxv1i64_nxv1i64_i64:
1859 ; RV32:       # %bb.0: # %entry
1860 ; RV32-NEXT:    addi sp, sp, -16
1861 ; RV32-NEXT:    sw a1, 12(sp)
1862 ; RV32-NEXT:    sw a0, 8(sp)
1863 ; RV32-NEXT:    addi a0, sp, 8
1864 ; RV32-NEXT:    vsetvli zero, a2, e64, m1, ta, ma
1865 ; RV32-NEXT:    vlse64.v v9, (a0), zero
1866 ; RV32-NEXT:    vsub.vv v8, v8, v9
1867 ; RV32-NEXT:    addi sp, sp, 16
1868 ; RV32-NEXT:    ret
1869 ;
1870 ; RV64-LABEL: intrinsic_vsub_vx_nxv1i64_nxv1i64_i64:
1871 ; RV64:       # %bb.0: # %entry
1872 ; RV64-NEXT:    vsetvli zero, a1, e64, m1, ta, ma
1873 ; RV64-NEXT:    vsub.vx v8, v8, a0
1874 ; RV64-NEXT:    ret
1875 entry:
1876   %a = call <vscale x 1 x i64> @llvm.riscv.vsub.nxv1i64.i64(
1877     <vscale x 1 x i64> undef,
1878     <vscale x 1 x i64> %0,
1879     i64 %1,
1880     iXLen %2)
1881
1882   ret <vscale x 1 x i64> %a
1883 }
1884
1885 declare <vscale x 1 x i64> @llvm.riscv.vsub.mask.nxv1i64.i64(
1886   <vscale x 1 x i64>,
1887   <vscale x 1 x i64>,
1888   i64,
1889   <vscale x 1 x i1>,
1890   iXLen, iXLen);
1891
1892 define <vscale x 1 x i64> @intrinsic_vsub_mask_vx_nxv1i64_nxv1i64_i64(<vscale x 1 x i64> %0, <vscale x 1 x i64> %1, i64 %2, <vscale x 1 x i1> %3, iXLen %4) nounwind {
1893 ; RV32-LABEL: intrinsic_vsub_mask_vx_nxv1i64_nxv1i64_i64:
1894 ; RV32:       # %bb.0: # %entry
1895 ; RV32-NEXT:    addi sp, sp, -16
1896 ; RV32-NEXT:    sw a1, 12(sp)
1897 ; RV32-NEXT:    sw a0, 8(sp)
1898 ; RV32-NEXT:    addi a0, sp, 8
1899 ; RV32-NEXT:    vsetvli zero, a2, e64, m1, ta, mu
1900 ; RV32-NEXT:    vlse64.v v10, (a0), zero
1901 ; RV32-NEXT:    vsub.vv v8, v9, v10, v0.t
1902 ; RV32-NEXT:    addi sp, sp, 16
1903 ; RV32-NEXT:    ret
1904 ;
1905 ; RV64-LABEL: intrinsic_vsub_mask_vx_nxv1i64_nxv1i64_i64:
1906 ; RV64:       # %bb.0: # %entry
1907 ; RV64-NEXT:    vsetvli zero, a1, e64, m1, ta, mu
1908 ; RV64-NEXT:    vsub.vx v8, v9, a0, v0.t
1909 ; RV64-NEXT:    ret
1910 entry:
1911   %a = call <vscale x 1 x i64> @llvm.riscv.vsub.mask.nxv1i64.i64(
1912     <vscale x 1 x i64> %0,
1913     <vscale x 1 x i64> %1,
1914     i64 %2,
1915     <vscale x 1 x i1> %3,
1916     iXLen %4, iXLen 1)
1917
1918   ret <vscale x 1 x i64> %a
1919 }
1920
1921 declare <vscale x 2 x i64> @llvm.riscv.vsub.nxv2i64.i64(
1922   <vscale x 2 x i64>,
1923   <vscale x 2 x i64>,
1924   i64,
1925   iXLen);
1926
1927 define <vscale x 2 x i64> @intrinsic_vsub_vx_nxv2i64_nxv2i64_i64(<vscale x 2 x i64> %0, i64 %1, iXLen %2) nounwind {
1928 ; RV32-LABEL: intrinsic_vsub_vx_nxv2i64_nxv2i64_i64:
1929 ; RV32:       # %bb.0: # %entry
1930 ; RV32-NEXT:    addi sp, sp, -16
1931 ; RV32-NEXT:    sw a1, 12(sp)
1932 ; RV32-NEXT:    sw a0, 8(sp)
1933 ; RV32-NEXT:    addi a0, sp, 8
1934 ; RV32-NEXT:    vsetvli zero, a2, e64, m2, ta, ma
1935 ; RV32-NEXT:    vlse64.v v10, (a0), zero
1936 ; RV32-NEXT:    vsub.vv v8, v8, v10
1937 ; RV32-NEXT:    addi sp, sp, 16
1938 ; RV32-NEXT:    ret
1939 ;
1940 ; RV64-LABEL: intrinsic_vsub_vx_nxv2i64_nxv2i64_i64:
1941 ; RV64:       # %bb.0: # %entry
1942 ; RV64-NEXT:    vsetvli zero, a1, e64, m2, ta, ma
1943 ; RV64-NEXT:    vsub.vx v8, v8, a0
1944 ; RV64-NEXT:    ret
1945 entry:
1946   %a = call <vscale x 2 x i64> @llvm.riscv.vsub.nxv2i64.i64(
1947     <vscale x 2 x i64> undef,
1948     <vscale x 2 x i64> %0,
1949     i64 %1,
1950     iXLen %2)
1951
1952   ret <vscale x 2 x i64> %a
1953 }
1954
1955 declare <vscale x 2 x i64> @llvm.riscv.vsub.mask.nxv2i64.i64(
1956   <vscale x 2 x i64>,
1957   <vscale x 2 x i64>,
1958   i64,
1959   <vscale x 2 x i1>,
1960   iXLen, iXLen);
1961
1962 define <vscale x 2 x i64> @intrinsic_vsub_mask_vx_nxv2i64_nxv2i64_i64(<vscale x 2 x i64> %0, <vscale x 2 x i64> %1, i64 %2, <vscale x 2 x i1> %3, iXLen %4) nounwind {
1963 ; RV32-LABEL: intrinsic_vsub_mask_vx_nxv2i64_nxv2i64_i64:
1964 ; RV32:       # %bb.0: # %entry
1965 ; RV32-NEXT:    addi sp, sp, -16
1966 ; RV32-NEXT:    sw a1, 12(sp)
1967 ; RV32-NEXT:    sw a0, 8(sp)
1968 ; RV32-NEXT:    addi a0, sp, 8
1969 ; RV32-NEXT:    vsetvli zero, a2, e64, m2, ta, mu
1970 ; RV32-NEXT:    vlse64.v v12, (a0), zero
1971 ; RV32-NEXT:    vsub.vv v8, v10, v12, v0.t
1972 ; RV32-NEXT:    addi sp, sp, 16
1973 ; RV32-NEXT:    ret
1974 ;
1975 ; RV64-LABEL: intrinsic_vsub_mask_vx_nxv2i64_nxv2i64_i64:
1976 ; RV64:       # %bb.0: # %entry
1977 ; RV64-NEXT:    vsetvli zero, a1, e64, m2, ta, mu
1978 ; RV64-NEXT:    vsub.vx v8, v10, a0, v0.t
1979 ; RV64-NEXT:    ret
1980 entry:
1981   %a = call <vscale x 2 x i64> @llvm.riscv.vsub.mask.nxv2i64.i64(
1982     <vscale x 2 x i64> %0,
1983     <vscale x 2 x i64> %1,
1984     i64 %2,
1985     <vscale x 2 x i1> %3,
1986     iXLen %4, iXLen 1)
1987
1988   ret <vscale x 2 x i64> %a
1989 }
1990
1991 declare <vscale x 4 x i64> @llvm.riscv.vsub.nxv4i64.i64(
1992   <vscale x 4 x i64>,
1993   <vscale x 4 x i64>,
1994   i64,
1995   iXLen);
1996
1997 define <vscale x 4 x i64> @intrinsic_vsub_vx_nxv4i64_nxv4i64_i64(<vscale x 4 x i64> %0, i64 %1, iXLen %2) nounwind {
1998 ; RV32-LABEL: intrinsic_vsub_vx_nxv4i64_nxv4i64_i64:
1999 ; RV32:       # %bb.0: # %entry
2000 ; RV32-NEXT:    addi sp, sp, -16
2001 ; RV32-NEXT:    sw a1, 12(sp)
2002 ; RV32-NEXT:    sw a0, 8(sp)
2003 ; RV32-NEXT:    addi a0, sp, 8
2004 ; RV32-NEXT:    vsetvli zero, a2, e64, m4, ta, ma
2005 ; RV32-NEXT:    vlse64.v v12, (a0), zero
2006 ; RV32-NEXT:    vsub.vv v8, v8, v12
2007 ; RV32-NEXT:    addi sp, sp, 16
2008 ; RV32-NEXT:    ret
2009 ;
2010 ; RV64-LABEL: intrinsic_vsub_vx_nxv4i64_nxv4i64_i64:
2011 ; RV64:       # %bb.0: # %entry
2012 ; RV64-NEXT:    vsetvli zero, a1, e64, m4, ta, ma
2013 ; RV64-NEXT:    vsub.vx v8, v8, a0
2014 ; RV64-NEXT:    ret
2015 entry:
2016   %a = call <vscale x 4 x i64> @llvm.riscv.vsub.nxv4i64.i64(
2017     <vscale x 4 x i64> undef,
2018     <vscale x 4 x i64> %0,
2019     i64 %1,
2020     iXLen %2)
2021
2022   ret <vscale x 4 x i64> %a
2023 }
2024
2025 declare <vscale x 4 x i64> @llvm.riscv.vsub.mask.nxv4i64.i64(
2026   <vscale x 4 x i64>,
2027   <vscale x 4 x i64>,
2028   i64,
2029   <vscale x 4 x i1>,
2030   iXLen, iXLen);
2031
2032 define <vscale x 4 x i64> @intrinsic_vsub_mask_vx_nxv4i64_nxv4i64_i64(<vscale x 4 x i64> %0, <vscale x 4 x i64> %1, i64 %2, <vscale x 4 x i1> %3, iXLen %4) nounwind {
2033 ; RV32-LABEL: intrinsic_vsub_mask_vx_nxv4i64_nxv4i64_i64:
2034 ; RV32:       # %bb.0: # %entry
2035 ; RV32-NEXT:    addi sp, sp, -16
2036 ; RV32-NEXT:    sw a1, 12(sp)
2037 ; RV32-NEXT:    sw a0, 8(sp)
2038 ; RV32-NEXT:    addi a0, sp, 8
2039 ; RV32-NEXT:    vsetvli zero, a2, e64, m4, ta, mu
2040 ; RV32-NEXT:    vlse64.v v16, (a0), zero
2041 ; RV32-NEXT:    vsub.vv v8, v12, v16, v0.t
2042 ; RV32-NEXT:    addi sp, sp, 16
2043 ; RV32-NEXT:    ret
2044 ;
2045 ; RV64-LABEL: intrinsic_vsub_mask_vx_nxv4i64_nxv4i64_i64:
2046 ; RV64:       # %bb.0: # %entry
2047 ; RV64-NEXT:    vsetvli zero, a1, e64, m4, ta, mu
2048 ; RV64-NEXT:    vsub.vx v8, v12, a0, v0.t
2049 ; RV64-NEXT:    ret
2050 entry:
2051   %a = call <vscale x 4 x i64> @llvm.riscv.vsub.mask.nxv4i64.i64(
2052     <vscale x 4 x i64> %0,
2053     <vscale x 4 x i64> %1,
2054     i64 %2,
2055     <vscale x 4 x i1> %3,
2056     iXLen %4, iXLen 1)
2057
2058   ret <vscale x 4 x i64> %a
2059 }
2060
2061 declare <vscale x 8 x i64> @llvm.riscv.vsub.nxv8i64.i64(
2062   <vscale x 8 x i64>,
2063   <vscale x 8 x i64>,
2064   i64,
2065   iXLen);
2066
2067 define <vscale x 8 x i64> @intrinsic_vsub_vx_nxv8i64_nxv8i64_i64(<vscale x 8 x i64> %0, i64 %1, iXLen %2) nounwind {
2068 ; RV32-LABEL: intrinsic_vsub_vx_nxv8i64_nxv8i64_i64:
2069 ; RV32:       # %bb.0: # %entry
2070 ; RV32-NEXT:    addi sp, sp, -16
2071 ; RV32-NEXT:    sw a1, 12(sp)
2072 ; RV32-NEXT:    sw a0, 8(sp)
2073 ; RV32-NEXT:    addi a0, sp, 8
2074 ; RV32-NEXT:    vsetvli zero, a2, e64, m8, ta, ma
2075 ; RV32-NEXT:    vlse64.v v16, (a0), zero
2076 ; RV32-NEXT:    vsub.vv v8, v8, v16
2077 ; RV32-NEXT:    addi sp, sp, 16
2078 ; RV32-NEXT:    ret
2079 ;
2080 ; RV64-LABEL: intrinsic_vsub_vx_nxv8i64_nxv8i64_i64:
2081 ; RV64:       # %bb.0: # %entry
2082 ; RV64-NEXT:    vsetvli zero, a1, e64, m8, ta, ma
2083 ; RV64-NEXT:    vsub.vx v8, v8, a0
2084 ; RV64-NEXT:    ret
2085 entry:
2086   %a = call <vscale x 8 x i64> @llvm.riscv.vsub.nxv8i64.i64(
2087     <vscale x 8 x i64> undef,
2088     <vscale x 8 x i64> %0,
2089     i64 %1,
2090     iXLen %2)
2091
2092   ret <vscale x 8 x i64> %a
2093 }
2094
2095 declare <vscale x 8 x i64> @llvm.riscv.vsub.mask.nxv8i64.i64(
2096   <vscale x 8 x i64>,
2097   <vscale x 8 x i64>,
2098   i64,
2099   <vscale x 8 x i1>,
2100   iXLen, iXLen);
2101
2102 define <vscale x 8 x i64> @intrinsic_vsub_mask_vx_nxv8i64_nxv8i64_i64(<vscale x 8 x i64> %0, <vscale x 8 x i64> %1, i64 %2, <vscale x 8 x i1> %3, iXLen %4) nounwind {
2103 ; RV32-LABEL: intrinsic_vsub_mask_vx_nxv8i64_nxv8i64_i64:
2104 ; RV32:       # %bb.0: # %entry
2105 ; RV32-NEXT:    addi sp, sp, -16
2106 ; RV32-NEXT:    sw a1, 12(sp)
2107 ; RV32-NEXT:    sw a0, 8(sp)
2108 ; RV32-NEXT:    addi a0, sp, 8
2109 ; RV32-NEXT:    vsetvli zero, a2, e64, m8, ta, mu
2110 ; RV32-NEXT:    vlse64.v v24, (a0), zero
2111 ; RV32-NEXT:    vsub.vv v8, v16, v24, v0.t
2112 ; RV32-NEXT:    addi sp, sp, 16
2113 ; RV32-NEXT:    ret
2114 ;
2115 ; RV64-LABEL: intrinsic_vsub_mask_vx_nxv8i64_nxv8i64_i64:
2116 ; RV64:       # %bb.0: # %entry
2117 ; RV64-NEXT:    vsetvli zero, a1, e64, m8, ta, mu
2118 ; RV64-NEXT:    vsub.vx v8, v16, a0, v0.t
2119 ; RV64-NEXT:    ret
2120 entry:
2121   %a = call <vscale x 8 x i64> @llvm.riscv.vsub.mask.nxv8i64.i64(
2122     <vscale x 8 x i64> %0,
2123     <vscale x 8 x i64> %1,
2124     i64 %2,
2125     <vscale x 8 x i1> %3,
2126     iXLen %4, iXLen 1)
2127
2128   ret <vscale x 8 x i64> %a
2129 }
2130
2131 define <vscale x 1 x i8> @intrinsic_vsub_vi_nxv1i8_nxv1i8_i8(<vscale x 1 x i8> %0, iXLen %1) nounwind {
2132 ; CHECK-LABEL: intrinsic_vsub_vi_nxv1i8_nxv1i8_i8:
2133 ; CHECK:       # %bb.0: # %entry
2134 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf8, ta, ma
2135 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2136 ; CHECK-NEXT:    ret
2137 entry:
2138   %a = call <vscale x 1 x i8> @llvm.riscv.vsub.nxv1i8.i8(
2139     <vscale x 1 x i8> undef,
2140     <vscale x 1 x i8> %0,
2141     i8 9,
2142     iXLen %1)
2143
2144   ret <vscale x 1 x i8> %a
2145 }
2146
2147 define <vscale x 1 x i8> @intrinsic_vsub_mask_vi_nxv1i8_nxv1i8_i8(<vscale x 1 x i8> %0, <vscale x 1 x i8> %1, <vscale x 1 x i1> %2, iXLen %3) nounwind {
2148 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv1i8_nxv1i8_i8:
2149 ; CHECK:       # %bb.0: # %entry
2150 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf8, ta, mu
2151 ; CHECK-NEXT:    vadd.vi v8, v9, 9, v0.t
2152 ; CHECK-NEXT:    ret
2153 entry:
2154   %a = call <vscale x 1 x i8> @llvm.riscv.vsub.mask.nxv1i8.i8(
2155     <vscale x 1 x i8> %0,
2156     <vscale x 1 x i8> %1,
2157     i8 -9,
2158     <vscale x 1 x i1> %2,
2159     iXLen %3, iXLen 1)
2160
2161   ret <vscale x 1 x i8> %a
2162 }
2163
2164 define <vscale x 2 x i8> @intrinsic_vsub_vi_nxv2i8_nxv2i8_i8(<vscale x 2 x i8> %0, iXLen %1) nounwind {
2165 ; CHECK-LABEL: intrinsic_vsub_vi_nxv2i8_nxv2i8_i8:
2166 ; CHECK:       # %bb.0: # %entry
2167 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf4, ta, ma
2168 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2169 ; CHECK-NEXT:    ret
2170 entry:
2171   %a = call <vscale x 2 x i8> @llvm.riscv.vsub.nxv2i8.i8(
2172     <vscale x 2 x i8> undef,
2173     <vscale x 2 x i8> %0,
2174     i8 9,
2175     iXLen %1)
2176
2177   ret <vscale x 2 x i8> %a
2178 }
2179
2180 define <vscale x 2 x i8> @intrinsic_vsub_mask_vi_nxv2i8_nxv2i8_i8(<vscale x 2 x i8> %0, <vscale x 2 x i8> %1, <vscale x 2 x i1> %2, iXLen %3) nounwind {
2181 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv2i8_nxv2i8_i8:
2182 ; CHECK:       # %bb.0: # %entry
2183 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf4, ta, mu
2184 ; CHECK-NEXT:    vadd.vi v8, v9, 9, v0.t
2185 ; CHECK-NEXT:    ret
2186 entry:
2187   %a = call <vscale x 2 x i8> @llvm.riscv.vsub.mask.nxv2i8.i8(
2188     <vscale x 2 x i8> %0,
2189     <vscale x 2 x i8> %1,
2190     i8 -9,
2191     <vscale x 2 x i1> %2,
2192     iXLen %3, iXLen 1)
2193
2194   ret <vscale x 2 x i8> %a
2195 }
2196
2197 define <vscale x 4 x i8> @intrinsic_vsub_vi_nxv4i8_nxv4i8_i8(<vscale x 4 x i8> %0, iXLen %1) nounwind {
2198 ; CHECK-LABEL: intrinsic_vsub_vi_nxv4i8_nxv4i8_i8:
2199 ; CHECK:       # %bb.0: # %entry
2200 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf2, ta, ma
2201 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2202 ; CHECK-NEXT:    ret
2203 entry:
2204   %a = call <vscale x 4 x i8> @llvm.riscv.vsub.nxv4i8.i8(
2205     <vscale x 4 x i8> undef,
2206     <vscale x 4 x i8> %0,
2207     i8 9,
2208     iXLen %1)
2209
2210   ret <vscale x 4 x i8> %a
2211 }
2212
2213 define <vscale x 4 x i8> @intrinsic_vsub_mask_vi_nxv4i8_nxv4i8_i8(<vscale x 4 x i8> %0, <vscale x 4 x i8> %1, <vscale x 4 x i1> %2, iXLen %3) nounwind {
2214 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv4i8_nxv4i8_i8:
2215 ; CHECK:       # %bb.0: # %entry
2216 ; CHECK-NEXT:    vsetvli zero, a0, e8, mf2, ta, mu
2217 ; CHECK-NEXT:    vadd.vi v8, v9, 9, v0.t
2218 ; CHECK-NEXT:    ret
2219 entry:
2220   %a = call <vscale x 4 x i8> @llvm.riscv.vsub.mask.nxv4i8.i8(
2221     <vscale x 4 x i8> %0,
2222     <vscale x 4 x i8> %1,
2223     i8 -9,
2224     <vscale x 4 x i1> %2,
2225     iXLen %3, iXLen 1)
2226
2227   ret <vscale x 4 x i8> %a
2228 }
2229
2230 define <vscale x 8 x i8> @intrinsic_vsub_vi_nxv8i8_nxv8i8_i8(<vscale x 8 x i8> %0, iXLen %1) nounwind {
2231 ; CHECK-LABEL: intrinsic_vsub_vi_nxv8i8_nxv8i8_i8:
2232 ; CHECK:       # %bb.0: # %entry
2233 ; CHECK-NEXT:    vsetvli zero, a0, e8, m1, ta, ma
2234 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2235 ; CHECK-NEXT:    ret
2236 entry:
2237   %a = call <vscale x 8 x i8> @llvm.riscv.vsub.nxv8i8.i8(
2238     <vscale x 8 x i8> undef,
2239     <vscale x 8 x i8> %0,
2240     i8 9,
2241     iXLen %1)
2242
2243   ret <vscale x 8 x i8> %a
2244 }
2245
2246 define <vscale x 8 x i8> @intrinsic_vsub_mask_vi_nxv8i8_nxv8i8_i8(<vscale x 8 x i8> %0, <vscale x 8 x i8> %1, <vscale x 8 x i1> %2, iXLen %3) nounwind {
2247 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv8i8_nxv8i8_i8:
2248 ; CHECK:       # %bb.0: # %entry
2249 ; CHECK-NEXT:    vsetvli zero, a0, e8, m1, ta, mu
2250 ; CHECK-NEXT:    vadd.vi v8, v9, 9, v0.t
2251 ; CHECK-NEXT:    ret
2252 entry:
2253   %a = call <vscale x 8 x i8> @llvm.riscv.vsub.mask.nxv8i8.i8(
2254     <vscale x 8 x i8> %0,
2255     <vscale x 8 x i8> %1,
2256     i8 -9,
2257     <vscale x 8 x i1> %2,
2258     iXLen %3, iXLen 1)
2259
2260   ret <vscale x 8 x i8> %a
2261 }
2262
2263 define <vscale x 16 x i8> @intrinsic_vsub_vi_nxv16i8_nxv16i8_i8(<vscale x 16 x i8> %0, iXLen %1) nounwind {
2264 ; CHECK-LABEL: intrinsic_vsub_vi_nxv16i8_nxv16i8_i8:
2265 ; CHECK:       # %bb.0: # %entry
2266 ; CHECK-NEXT:    vsetvli zero, a0, e8, m2, ta, ma
2267 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2268 ; CHECK-NEXT:    ret
2269 entry:
2270   %a = call <vscale x 16 x i8> @llvm.riscv.vsub.nxv16i8.i8(
2271     <vscale x 16 x i8> undef,
2272     <vscale x 16 x i8> %0,
2273     i8 9,
2274     iXLen %1)
2275
2276   ret <vscale x 16 x i8> %a
2277 }
2278
2279 define <vscale x 16 x i8> @intrinsic_vsub_mask_vi_nxv16i8_nxv16i8_i8(<vscale x 16 x i8> %0, <vscale x 16 x i8> %1, <vscale x 16 x i1> %2, iXLen %3) nounwind {
2280 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv16i8_nxv16i8_i8:
2281 ; CHECK:       # %bb.0: # %entry
2282 ; CHECK-NEXT:    vsetvli zero, a0, e8, m2, ta, mu
2283 ; CHECK-NEXT:    vadd.vi v8, v10, 9, v0.t
2284 ; CHECK-NEXT:    ret
2285 entry:
2286   %a = call <vscale x 16 x i8> @llvm.riscv.vsub.mask.nxv16i8.i8(
2287     <vscale x 16 x i8> %0,
2288     <vscale x 16 x i8> %1,
2289     i8 -9,
2290     <vscale x 16 x i1> %2,
2291     iXLen %3, iXLen 1)
2292
2293   ret <vscale x 16 x i8> %a
2294 }
2295
2296 define <vscale x 32 x i8> @intrinsic_vsub_vi_nxv32i8_nxv32i8_i8(<vscale x 32 x i8> %0, iXLen %1) nounwind {
2297 ; CHECK-LABEL: intrinsic_vsub_vi_nxv32i8_nxv32i8_i8:
2298 ; CHECK:       # %bb.0: # %entry
2299 ; CHECK-NEXT:    vsetvli zero, a0, e8, m4, ta, ma
2300 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2301 ; CHECK-NEXT:    ret
2302 entry:
2303   %a = call <vscale x 32 x i8> @llvm.riscv.vsub.nxv32i8.i8(
2304     <vscale x 32 x i8> undef,
2305     <vscale x 32 x i8> %0,
2306     i8 9,
2307     iXLen %1)
2308
2309   ret <vscale x 32 x i8> %a
2310 }
2311
2312 define <vscale x 32 x i8> @intrinsic_vsub_mask_vi_nxv32i8_nxv32i8_i8(<vscale x 32 x i8> %0, <vscale x 32 x i8> %1, <vscale x 32 x i1> %2, iXLen %3) nounwind {
2313 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv32i8_nxv32i8_i8:
2314 ; CHECK:       # %bb.0: # %entry
2315 ; CHECK-NEXT:    vsetvli zero, a0, e8, m4, ta, mu
2316 ; CHECK-NEXT:    vadd.vi v8, v12, 9, v0.t
2317 ; CHECK-NEXT:    ret
2318 entry:
2319   %a = call <vscale x 32 x i8> @llvm.riscv.vsub.mask.nxv32i8.i8(
2320     <vscale x 32 x i8> %0,
2321     <vscale x 32 x i8> %1,
2322     i8 -9,
2323     <vscale x 32 x i1> %2,
2324     iXLen %3, iXLen 1)
2325
2326   ret <vscale x 32 x i8> %a
2327 }
2328
2329 define <vscale x 64 x i8> @intrinsic_vsub_vi_nxv64i8_nxv64i8_i8(<vscale x 64 x i8> %0, iXLen %1) nounwind {
2330 ; CHECK-LABEL: intrinsic_vsub_vi_nxv64i8_nxv64i8_i8:
2331 ; CHECK:       # %bb.0: # %entry
2332 ; CHECK-NEXT:    vsetvli zero, a0, e8, m8, ta, ma
2333 ; CHECK-NEXT:    vadd.vi v8, v8, 9
2334 ; CHECK-NEXT:    ret
2335 entry:
2336   %a = call <vscale x 64 x i8> @llvm.riscv.vsub.nxv64i8.i8(
2337     <vscale x 64 x i8> undef,
2338     <vscale x 64 x i8> %0,
2339     i8 -9,
2340     iXLen %1)
2341
2342   ret <vscale x 64 x i8> %a
2343 }
2344
2345 define <vscale x 64 x i8> @intrinsic_vsub_mask_vi_nxv64i8_nxv64i8_i8(<vscale x 64 x i8> %0, <vscale x 64 x i8> %1, <vscale x 64 x i1> %2, iXLen %3) nounwind {
2346 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv64i8_nxv64i8_i8:
2347 ; CHECK:       # %bb.0: # %entry
2348 ; CHECK-NEXT:    vsetvli zero, a0, e8, m8, ta, mu
2349 ; CHECK-NEXT:    vadd.vi v8, v16, 9, v0.t
2350 ; CHECK-NEXT:    ret
2351 entry:
2352   %a = call <vscale x 64 x i8> @llvm.riscv.vsub.mask.nxv64i8.i8(
2353     <vscale x 64 x i8> %0,
2354     <vscale x 64 x i8> %1,
2355     i8 -9,
2356     <vscale x 64 x i1> %2,
2357     iXLen %3, iXLen 1)
2358
2359   ret <vscale x 64 x i8> %a
2360 }
2361
2362 define <vscale x 1 x i16> @intrinsic_vsub_vi_nxv1i16_nxv1i16_i16(<vscale x 1 x i16> %0, iXLen %1) nounwind {
2363 ; CHECK-LABEL: intrinsic_vsub_vi_nxv1i16_nxv1i16_i16:
2364 ; CHECK:       # %bb.0: # %entry
2365 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf4, ta, ma
2366 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2367 ; CHECK-NEXT:    ret
2368 entry:
2369   %a = call <vscale x 1 x i16> @llvm.riscv.vsub.nxv1i16.i16(
2370     <vscale x 1 x i16> undef,
2371     <vscale x 1 x i16> %0,
2372     i16 9,
2373     iXLen %1)
2374
2375   ret <vscale x 1 x i16> %a
2376 }
2377
2378 define <vscale x 1 x i16> @intrinsic_vsub_mask_vi_nxv1i16_nxv1i16_i16(<vscale x 1 x i16> %0, <vscale x 1 x i16> %1, <vscale x 1 x i1> %2, iXLen %3) nounwind {
2379 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv1i16_nxv1i16_i16:
2380 ; CHECK:       # %bb.0: # %entry
2381 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf4, ta, mu
2382 ; CHECK-NEXT:    vadd.vi v8, v9, 9, v0.t
2383 ; CHECK-NEXT:    ret
2384 entry:
2385   %a = call <vscale x 1 x i16> @llvm.riscv.vsub.mask.nxv1i16.i16(
2386     <vscale x 1 x i16> %0,
2387     <vscale x 1 x i16> %1,
2388     i16 -9,
2389     <vscale x 1 x i1> %2,
2390     iXLen %3, iXLen 1)
2391
2392   ret <vscale x 1 x i16> %a
2393 }
2394
2395 define <vscale x 2 x i16> @intrinsic_vsub_vi_nxv2i16_nxv2i16_i16(<vscale x 2 x i16> %0, iXLen %1) nounwind {
2396 ; CHECK-LABEL: intrinsic_vsub_vi_nxv2i16_nxv2i16_i16:
2397 ; CHECK:       # %bb.0: # %entry
2398 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf2, ta, ma
2399 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2400 ; CHECK-NEXT:    ret
2401 entry:
2402   %a = call <vscale x 2 x i16> @llvm.riscv.vsub.nxv2i16.i16(
2403     <vscale x 2 x i16> undef,
2404     <vscale x 2 x i16> %0,
2405     i16 9,
2406     iXLen %1)
2407
2408   ret <vscale x 2 x i16> %a
2409 }
2410
2411 define <vscale x 2 x i16> @intrinsic_vsub_mask_vi_nxv2i16_nxv2i16_i16(<vscale x 2 x i16> %0, <vscale x 2 x i16> %1, <vscale x 2 x i1> %2, iXLen %3) nounwind {
2412 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv2i16_nxv2i16_i16:
2413 ; CHECK:       # %bb.0: # %entry
2414 ; CHECK-NEXT:    vsetvli zero, a0, e16, mf2, ta, mu
2415 ; CHECK-NEXT:    vadd.vi v8, v9, 9, v0.t
2416 ; CHECK-NEXT:    ret
2417 entry:
2418   %a = call <vscale x 2 x i16> @llvm.riscv.vsub.mask.nxv2i16.i16(
2419     <vscale x 2 x i16> %0,
2420     <vscale x 2 x i16> %1,
2421     i16 -9,
2422     <vscale x 2 x i1> %2,
2423     iXLen %3, iXLen 1)
2424
2425   ret <vscale x 2 x i16> %a
2426 }
2427
2428 define <vscale x 4 x i16> @intrinsic_vsub_vi_nxv4i16_nxv4i16_i16(<vscale x 4 x i16> %0, iXLen %1) nounwind {
2429 ; CHECK-LABEL: intrinsic_vsub_vi_nxv4i16_nxv4i16_i16:
2430 ; CHECK:       # %bb.0: # %entry
2431 ; CHECK-NEXT:    vsetvli zero, a0, e16, m1, ta, ma
2432 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2433 ; CHECK-NEXT:    ret
2434 entry:
2435   %a = call <vscale x 4 x i16> @llvm.riscv.vsub.nxv4i16.i16(
2436     <vscale x 4 x i16> undef,
2437     <vscale x 4 x i16> %0,
2438     i16 9,
2439     iXLen %1)
2440
2441   ret <vscale x 4 x i16> %a
2442 }
2443
2444 define <vscale x 4 x i16> @intrinsic_vsub_mask_vi_nxv4i16_nxv4i16_i16(<vscale x 4 x i16> %0, <vscale x 4 x i16> %1, <vscale x 4 x i1> %2, iXLen %3) nounwind {
2445 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv4i16_nxv4i16_i16:
2446 ; CHECK:       # %bb.0: # %entry
2447 ; CHECK-NEXT:    vsetvli zero, a0, e16, m1, ta, mu
2448 ; CHECK-NEXT:    vadd.vi v8, v9, 9, v0.t
2449 ; CHECK-NEXT:    ret
2450 entry:
2451   %a = call <vscale x 4 x i16> @llvm.riscv.vsub.mask.nxv4i16.i16(
2452     <vscale x 4 x i16> %0,
2453     <vscale x 4 x i16> %1,
2454     i16 -9,
2455     <vscale x 4 x i1> %2,
2456     iXLen %3, iXLen 1)
2457
2458   ret <vscale x 4 x i16> %a
2459 }
2460
2461 define <vscale x 8 x i16> @intrinsic_vsub_vi_nxv8i16_nxv8i16_i16(<vscale x 8 x i16> %0, iXLen %1) nounwind {
2462 ; CHECK-LABEL: intrinsic_vsub_vi_nxv8i16_nxv8i16_i16:
2463 ; CHECK:       # %bb.0: # %entry
2464 ; CHECK-NEXT:    vsetvli zero, a0, e16, m2, ta, ma
2465 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2466 ; CHECK-NEXT:    ret
2467 entry:
2468   %a = call <vscale x 8 x i16> @llvm.riscv.vsub.nxv8i16.i16(
2469     <vscale x 8 x i16> undef,
2470     <vscale x 8 x i16> %0,
2471     i16 9,
2472     iXLen %1)
2473
2474   ret <vscale x 8 x i16> %a
2475 }
2476
2477 define <vscale x 8 x i16> @intrinsic_vsub_mask_vi_nxv8i16_nxv8i16_i16(<vscale x 8 x i16> %0, <vscale x 8 x i16> %1, <vscale x 8 x i1> %2, iXLen %3) nounwind {
2478 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv8i16_nxv8i16_i16:
2479 ; CHECK:       # %bb.0: # %entry
2480 ; CHECK-NEXT:    vsetvli zero, a0, e16, m2, ta, mu
2481 ; CHECK-NEXT:    vadd.vi v8, v10, 9, v0.t
2482 ; CHECK-NEXT:    ret
2483 entry:
2484   %a = call <vscale x 8 x i16> @llvm.riscv.vsub.mask.nxv8i16.i16(
2485     <vscale x 8 x i16> %0,
2486     <vscale x 8 x i16> %1,
2487     i16 -9,
2488     <vscale x 8 x i1> %2,
2489     iXLen %3, iXLen 1)
2490
2491   ret <vscale x 8 x i16> %a
2492 }
2493
2494 define <vscale x 16 x i16> @intrinsic_vsub_vi_nxv16i16_nxv16i16_i16(<vscale x 16 x i16> %0, iXLen %1) nounwind {
2495 ; CHECK-LABEL: intrinsic_vsub_vi_nxv16i16_nxv16i16_i16:
2496 ; CHECK:       # %bb.0: # %entry
2497 ; CHECK-NEXT:    vsetvli zero, a0, e16, m4, ta, ma
2498 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2499 ; CHECK-NEXT:    ret
2500 entry:
2501   %a = call <vscale x 16 x i16> @llvm.riscv.vsub.nxv16i16.i16(
2502     <vscale x 16 x i16> undef,
2503     <vscale x 16 x i16> %0,
2504     i16 9,
2505     iXLen %1)
2506
2507   ret <vscale x 16 x i16> %a
2508 }
2509
2510 define <vscale x 16 x i16> @intrinsic_vsub_mask_vi_nxv16i16_nxv16i16_i16(<vscale x 16 x i16> %0, <vscale x 16 x i16> %1, <vscale x 16 x i1> %2, iXLen %3) nounwind {
2511 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv16i16_nxv16i16_i16:
2512 ; CHECK:       # %bb.0: # %entry
2513 ; CHECK-NEXT:    vsetvli zero, a0, e16, m4, ta, mu
2514 ; CHECK-NEXT:    vadd.vi v8, v12, 9, v0.t
2515 ; CHECK-NEXT:    ret
2516 entry:
2517   %a = call <vscale x 16 x i16> @llvm.riscv.vsub.mask.nxv16i16.i16(
2518     <vscale x 16 x i16> %0,
2519     <vscale x 16 x i16> %1,
2520     i16 -9,
2521     <vscale x 16 x i1> %2,
2522     iXLen %3, iXLen 1)
2523
2524   ret <vscale x 16 x i16> %a
2525 }
2526
2527 define <vscale x 32 x i16> @intrinsic_vsub_vi_nxv32i16_nxv32i16_i16(<vscale x 32 x i16> %0, iXLen %1) nounwind {
2528 ; CHECK-LABEL: intrinsic_vsub_vi_nxv32i16_nxv32i16_i16:
2529 ; CHECK:       # %bb.0: # %entry
2530 ; CHECK-NEXT:    vsetvli zero, a0, e16, m8, ta, ma
2531 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2532 ; CHECK-NEXT:    ret
2533 entry:
2534   %a = call <vscale x 32 x i16> @llvm.riscv.vsub.nxv32i16.i16(
2535     <vscale x 32 x i16> undef,
2536     <vscale x 32 x i16> %0,
2537     i16 9,
2538     iXLen %1)
2539
2540   ret <vscale x 32 x i16> %a
2541 }
2542
2543 define <vscale x 32 x i16> @intrinsic_vsub_mask_vi_nxv32i16_nxv32i16_i16(<vscale x 32 x i16> %0, <vscale x 32 x i16> %1, <vscale x 32 x i1> %2, iXLen %3) nounwind {
2544 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv32i16_nxv32i16_i16:
2545 ; CHECK:       # %bb.0: # %entry
2546 ; CHECK-NEXT:    vsetvli zero, a0, e16, m8, ta, mu
2547 ; CHECK-NEXT:    vadd.vi v8, v16, 9, v0.t
2548 ; CHECK-NEXT:    ret
2549 entry:
2550   %a = call <vscale x 32 x i16> @llvm.riscv.vsub.mask.nxv32i16.i16(
2551     <vscale x 32 x i16> %0,
2552     <vscale x 32 x i16> %1,
2553     i16 -9,
2554     <vscale x 32 x i1> %2,
2555     iXLen %3, iXLen 1)
2556
2557   ret <vscale x 32 x i16> %a
2558 }
2559
2560 define <vscale x 1 x i32> @intrinsic_vsub_vi_nxv1i32_nxv1i32_i32(<vscale x 1 x i32> %0, iXLen %1) nounwind {
2561 ; CHECK-LABEL: intrinsic_vsub_vi_nxv1i32_nxv1i32_i32:
2562 ; CHECK:       # %bb.0: # %entry
2563 ; CHECK-NEXT:    vsetvli zero, a0, e32, mf2, ta, ma
2564 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2565 ; CHECK-NEXT:    ret
2566 entry:
2567   %a = call <vscale x 1 x i32> @llvm.riscv.vsub.nxv1i32.i32(
2568     <vscale x 1 x i32> undef,
2569     <vscale x 1 x i32> %0,
2570     i32 9,
2571     iXLen %1)
2572
2573   ret <vscale x 1 x i32> %a
2574 }
2575
2576 define <vscale x 1 x i32> @intrinsic_vsub_mask_vi_nxv1i32_nxv1i32_i32(<vscale x 1 x i32> %0, <vscale x 1 x i32> %1, <vscale x 1 x i1> %2, iXLen %3) nounwind {
2577 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv1i32_nxv1i32_i32:
2578 ; CHECK:       # %bb.0: # %entry
2579 ; CHECK-NEXT:    vsetvli zero, a0, e32, mf2, ta, mu
2580 ; CHECK-NEXT:    vadd.vi v8, v9, 9, v0.t
2581 ; CHECK-NEXT:    ret
2582 entry:
2583   %a = call <vscale x 1 x i32> @llvm.riscv.vsub.mask.nxv1i32.i32(
2584     <vscale x 1 x i32> %0,
2585     <vscale x 1 x i32> %1,
2586     i32 -9,
2587     <vscale x 1 x i1> %2,
2588     iXLen %3, iXLen 1)
2589
2590   ret <vscale x 1 x i32> %a
2591 }
2592
2593 define <vscale x 2 x i32> @intrinsic_vsub_vi_nxv2i32_nxv2i32_i32(<vscale x 2 x i32> %0, iXLen %1) nounwind {
2594 ; CHECK-LABEL: intrinsic_vsub_vi_nxv2i32_nxv2i32_i32:
2595 ; CHECK:       # %bb.0: # %entry
2596 ; CHECK-NEXT:    vsetvli zero, a0, e32, m1, ta, ma
2597 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2598 ; CHECK-NEXT:    ret
2599 entry:
2600   %a = call <vscale x 2 x i32> @llvm.riscv.vsub.nxv2i32.i32(
2601     <vscale x 2 x i32> undef,
2602     <vscale x 2 x i32> %0,
2603     i32 9,
2604     iXLen %1)
2605
2606   ret <vscale x 2 x i32> %a
2607 }
2608
2609 define <vscale x 2 x i32> @intrinsic_vsub_mask_vi_nxv2i32_nxv2i32_i32(<vscale x 2 x i32> %0, <vscale x 2 x i32> %1, <vscale x 2 x i1> %2, iXLen %3) nounwind {
2610 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv2i32_nxv2i32_i32:
2611 ; CHECK:       # %bb.0: # %entry
2612 ; CHECK-NEXT:    vsetvli zero, a0, e32, m1, ta, mu
2613 ; CHECK-NEXT:    vadd.vi v8, v9, 9, v0.t
2614 ; CHECK-NEXT:    ret
2615 entry:
2616   %a = call <vscale x 2 x i32> @llvm.riscv.vsub.mask.nxv2i32.i32(
2617     <vscale x 2 x i32> %0,
2618     <vscale x 2 x i32> %1,
2619     i32 -9,
2620     <vscale x 2 x i1> %2,
2621     iXLen %3, iXLen 1)
2622
2623   ret <vscale x 2 x i32> %a
2624 }
2625
2626 define <vscale x 4 x i32> @intrinsic_vsub_vi_nxv4i32_nxv4i32_i32(<vscale x 4 x i32> %0, iXLen %1) nounwind {
2627 ; CHECK-LABEL: intrinsic_vsub_vi_nxv4i32_nxv4i32_i32:
2628 ; CHECK:       # %bb.0: # %entry
2629 ; CHECK-NEXT:    vsetvli zero, a0, e32, m2, ta, ma
2630 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2631 ; CHECK-NEXT:    ret
2632 entry:
2633   %a = call <vscale x 4 x i32> @llvm.riscv.vsub.nxv4i32.i32(
2634     <vscale x 4 x i32> undef,
2635     <vscale x 4 x i32> %0,
2636     i32 9,
2637     iXLen %1)
2638
2639   ret <vscale x 4 x i32> %a
2640 }
2641
2642 define <vscale x 4 x i32> @intrinsic_vsub_mask_vi_nxv4i32_nxv4i32_i32(<vscale x 4 x i32> %0, <vscale x 4 x i32> %1, <vscale x 4 x i1> %2, iXLen %3) nounwind {
2643 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv4i32_nxv4i32_i32:
2644 ; CHECK:       # %bb.0: # %entry
2645 ; CHECK-NEXT:    vsetvli zero, a0, e32, m2, ta, mu
2646 ; CHECK-NEXT:    vadd.vi v8, v10, 9, v0.t
2647 ; CHECK-NEXT:    ret
2648 entry:
2649   %a = call <vscale x 4 x i32> @llvm.riscv.vsub.mask.nxv4i32.i32(
2650     <vscale x 4 x i32> %0,
2651     <vscale x 4 x i32> %1,
2652     i32 -9,
2653     <vscale x 4 x i1> %2,
2654     iXLen %3, iXLen 1)
2655
2656   ret <vscale x 4 x i32> %a
2657 }
2658
2659 define <vscale x 8 x i32> @intrinsic_vsub_vi_nxv8i32_nxv8i32_i32(<vscale x 8 x i32> %0, iXLen %1) nounwind {
2660 ; CHECK-LABEL: intrinsic_vsub_vi_nxv8i32_nxv8i32_i32:
2661 ; CHECK:       # %bb.0: # %entry
2662 ; CHECK-NEXT:    vsetvli zero, a0, e32, m4, ta, ma
2663 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2664 ; CHECK-NEXT:    ret
2665 entry:
2666   %a = call <vscale x 8 x i32> @llvm.riscv.vsub.nxv8i32.i32(
2667     <vscale x 8 x i32> undef,
2668     <vscale x 8 x i32> %0,
2669     i32 9,
2670     iXLen %1)
2671
2672   ret <vscale x 8 x i32> %a
2673 }
2674
2675 define <vscale x 8 x i32> @intrinsic_vsub_mask_vi_nxv8i32_nxv8i32_i32(<vscale x 8 x i32> %0, <vscale x 8 x i32> %1, <vscale x 8 x i1> %2, iXLen %3) nounwind {
2676 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv8i32_nxv8i32_i32:
2677 ; CHECK:       # %bb.0: # %entry
2678 ; CHECK-NEXT:    vsetvli zero, a0, e32, m4, ta, mu
2679 ; CHECK-NEXT:    vadd.vi v8, v12, 9, v0.t
2680 ; CHECK-NEXT:    ret
2681 entry:
2682   %a = call <vscale x 8 x i32> @llvm.riscv.vsub.mask.nxv8i32.i32(
2683     <vscale x 8 x i32> %0,
2684     <vscale x 8 x i32> %1,
2685     i32 -9,
2686     <vscale x 8 x i1> %2,
2687     iXLen %3, iXLen 1)
2688
2689   ret <vscale x 8 x i32> %a
2690 }
2691
2692 define <vscale x 16 x i32> @intrinsic_vsub_vi_nxv16i32_nxv16i32_i32(<vscale x 16 x i32> %0, iXLen %1) nounwind {
2693 ; CHECK-LABEL: intrinsic_vsub_vi_nxv16i32_nxv16i32_i32:
2694 ; CHECK:       # %bb.0: # %entry
2695 ; CHECK-NEXT:    vsetvli zero, a0, e32, m8, ta, ma
2696 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2697 ; CHECK-NEXT:    ret
2698 entry:
2699   %a = call <vscale x 16 x i32> @llvm.riscv.vsub.nxv16i32.i32(
2700     <vscale x 16 x i32> undef,
2701     <vscale x 16 x i32> %0,
2702     i32 9,
2703     iXLen %1)
2704
2705   ret <vscale x 16 x i32> %a
2706 }
2707
2708 define <vscale x 16 x i32> @intrinsic_vsub_mask_vi_nxv16i32_nxv16i32_i32(<vscale x 16 x i32> %0, <vscale x 16 x i32> %1, <vscale x 16 x i1> %2, iXLen %3) nounwind {
2709 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv16i32_nxv16i32_i32:
2710 ; CHECK:       # %bb.0: # %entry
2711 ; CHECK-NEXT:    vsetvli zero, a0, e32, m8, ta, mu
2712 ; CHECK-NEXT:    vadd.vi v8, v16, 9, v0.t
2713 ; CHECK-NEXT:    ret
2714 entry:
2715   %a = call <vscale x 16 x i32> @llvm.riscv.vsub.mask.nxv16i32.i32(
2716     <vscale x 16 x i32> %0,
2717     <vscale x 16 x i32> %1,
2718     i32 -9,
2719     <vscale x 16 x i1> %2,
2720     iXLen %3, iXLen 1)
2721
2722   ret <vscale x 16 x i32> %a
2723 }
2724
2725 define <vscale x 1 x i64> @intrinsic_vsub_vi_nxv1i64_nxv1i64_i64(<vscale x 1 x i64> %0, iXLen %1) nounwind {
2726 ; CHECK-LABEL: intrinsic_vsub_vi_nxv1i64_nxv1i64_i64:
2727 ; CHECK:       # %bb.0: # %entry
2728 ; CHECK-NEXT:    vsetvli zero, a0, e64, m1, ta, ma
2729 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2730 ; CHECK-NEXT:    ret
2731 entry:
2732   %a = call <vscale x 1 x i64> @llvm.riscv.vsub.nxv1i64.i64(
2733     <vscale x 1 x i64> undef,
2734     <vscale x 1 x i64> %0,
2735     i64 9,
2736     iXLen %1)
2737
2738   ret <vscale x 1 x i64> %a
2739 }
2740
2741 define <vscale x 1 x i64> @intrinsic_vsub_mask_vi_nxv1i64_nxv1i64_i64(<vscale x 1 x i64> %0, <vscale x 1 x i64> %1, <vscale x 1 x i1> %2, iXLen %3) nounwind {
2742 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv1i64_nxv1i64_i64:
2743 ; CHECK:       # %bb.0: # %entry
2744 ; CHECK-NEXT:    vsetvli zero, a0, e64, m1, ta, mu
2745 ; CHECK-NEXT:    vadd.vi v8, v9, -9, v0.t
2746 ; CHECK-NEXT:    ret
2747 entry:
2748   %a = call <vscale x 1 x i64> @llvm.riscv.vsub.mask.nxv1i64.i64(
2749     <vscale x 1 x i64> %0,
2750     <vscale x 1 x i64> %1,
2751     i64 9,
2752     <vscale x 1 x i1> %2,
2753     iXLen %3, iXLen 1)
2754
2755   ret <vscale x 1 x i64> %a
2756 }
2757
2758 define <vscale x 2 x i64> @intrinsic_vsub_vi_nxv2i64_nxv2i64_i64(<vscale x 2 x i64> %0, iXLen %1) nounwind {
2759 ; CHECK-LABEL: intrinsic_vsub_vi_nxv2i64_nxv2i64_i64:
2760 ; CHECK:       # %bb.0: # %entry
2761 ; CHECK-NEXT:    vsetvli zero, a0, e64, m2, ta, ma
2762 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2763 ; CHECK-NEXT:    ret
2764 entry:
2765   %a = call <vscale x 2 x i64> @llvm.riscv.vsub.nxv2i64.i64(
2766     <vscale x 2 x i64> undef,
2767     <vscale x 2 x i64> %0,
2768     i64 9,
2769     iXLen %1)
2770
2771   ret <vscale x 2 x i64> %a
2772 }
2773
2774 define <vscale x 2 x i64> @intrinsic_vsub_mask_vi_nxv2i64_nxv2i64_i64(<vscale x 2 x i64> %0, <vscale x 2 x i64> %1, <vscale x 2 x i1> %2, iXLen %3) nounwind {
2775 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv2i64_nxv2i64_i64:
2776 ; CHECK:       # %bb.0: # %entry
2777 ; CHECK-NEXT:    vsetvli zero, a0, e64, m2, ta, mu
2778 ; CHECK-NEXT:    vadd.vi v8, v10, -9, v0.t
2779 ; CHECK-NEXT:    ret
2780 entry:
2781   %a = call <vscale x 2 x i64> @llvm.riscv.vsub.mask.nxv2i64.i64(
2782     <vscale x 2 x i64> %0,
2783     <vscale x 2 x i64> %1,
2784     i64 9,
2785     <vscale x 2 x i1> %2,
2786     iXLen %3, iXLen 1)
2787
2788   ret <vscale x 2 x i64> %a
2789 }
2790
2791 define <vscale x 4 x i64> @intrinsic_vsub_vi_nxv4i64_nxv4i64_i64(<vscale x 4 x i64> %0, iXLen %1) nounwind {
2792 ; CHECK-LABEL: intrinsic_vsub_vi_nxv4i64_nxv4i64_i64:
2793 ; CHECK:       # %bb.0: # %entry
2794 ; CHECK-NEXT:    vsetvli zero, a0, e64, m4, ta, ma
2795 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2796 ; CHECK-NEXT:    ret
2797 entry:
2798   %a = call <vscale x 4 x i64> @llvm.riscv.vsub.nxv4i64.i64(
2799     <vscale x 4 x i64> undef,
2800     <vscale x 4 x i64> %0,
2801     i64 9,
2802     iXLen %1)
2803
2804   ret <vscale x 4 x i64> %a
2805 }
2806
2807 define <vscale x 4 x i64> @intrinsic_vsub_mask_vi_nxv4i64_nxv4i64_i64(<vscale x 4 x i64> %0, <vscale x 4 x i64> %1, <vscale x 4 x i1> %2, iXLen %3) nounwind {
2808 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv4i64_nxv4i64_i64:
2809 ; CHECK:       # %bb.0: # %entry
2810 ; CHECK-NEXT:    vsetvli zero, a0, e64, m4, ta, mu
2811 ; CHECK-NEXT:    vadd.vi v8, v12, -9, v0.t
2812 ; CHECK-NEXT:    ret
2813 entry:
2814   %a = call <vscale x 4 x i64> @llvm.riscv.vsub.mask.nxv4i64.i64(
2815     <vscale x 4 x i64> %0,
2816     <vscale x 4 x i64> %1,
2817     i64 9,
2818     <vscale x 4 x i1> %2,
2819     iXLen %3, iXLen 1)
2820
2821   ret <vscale x 4 x i64> %a
2822 }
2823
2824 define <vscale x 8 x i64> @intrinsic_vsub_vi_nxv8i64_nxv8i64_i64(<vscale x 8 x i64> %0, iXLen %1) nounwind {
2825 ; CHECK-LABEL: intrinsic_vsub_vi_nxv8i64_nxv8i64_i64:
2826 ; CHECK:       # %bb.0: # %entry
2827 ; CHECK-NEXT:    vsetvli zero, a0, e64, m8, ta, ma
2828 ; CHECK-NEXT:    vadd.vi v8, v8, -9
2829 ; CHECK-NEXT:    ret
2830 entry:
2831   %a = call <vscale x 8 x i64> @llvm.riscv.vsub.nxv8i64.i64(
2832     <vscale x 8 x i64> undef,
2833     <vscale x 8 x i64> %0,
2834     i64 9,
2835     iXLen %1)
2836
2837   ret <vscale x 8 x i64> %a
2838 }
2839
2840 define <vscale x 8 x i64> @intrinsic_vsub_mask_vi_nxv8i64_nxv8i64_i64(<vscale x 8 x i64> %0, <vscale x 8 x i64> %1, <vscale x 8 x i1> %2, iXLen %3) nounwind {
2841 ; CHECK-LABEL: intrinsic_vsub_mask_vi_nxv8i64_nxv8i64_i64:
2842 ; CHECK:       # %bb.0: # %entry
2843 ; CHECK-NEXT:    vsetvli zero, a0, e64, m8, ta, mu
2844 ; CHECK-NEXT:    vadd.vi v8, v16, -9, v0.t
2845 ; CHECK-NEXT:    ret
2846 entry:
2847   %a = call <vscale x 8 x i64> @llvm.riscv.vsub.mask.nxv8i64.i64(
2848     <vscale x 8 x i64> %0,
2849     <vscale x 8 x i64> %1,
2850     i64 9,
2851     <vscale x 8 x i1> %2,
2852     iXLen %3, iXLen 1)
2853
2854   ret <vscale x 8 x i64> %a
2855 }