llvm/test/CodeGen/Thumb2/mve-intrinsics/vcvt-fp-int.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=thumbv8.1m.main -mattr=+mve.fp -verify-machineinstrs -o - %s | FileCheck %s
   3
   4 define arm_aapcs_vfpcc <8 x half> @test_vcvtq_m_f16_s16(<8 x half> %inactive, <8 x i16> %a, i16 zeroext %p) {
   5 ; CHECK-LABEL: test_vcvtq_m_f16_s16:
   6 ; CHECK:       @ %bb.0: @ %entry
   7 ; CHECK-NEXT:    vmsr p0, r0
   8 ; CHECK-NEXT:    vpst
   9 ; CHECK-NEXT:    vcvtt.f16.s16 q0, q1
  10 ; CHECK-NEXT:    bx lr
  11 entry:
  12   %0 = zext i16 %p to i32
  13   %1 = tail call <8 x i1> @llvm.arm.mve.pred.i2v.v8i1(i32 %0)
  14   %2 = tail call <8 x half> @llvm.arm.mve.vcvt.fp.int.predicated.v8f16.v8i16.v8i1(<8 x i16> %a, i32 0, <8 x i1> %1, <8 x half> %inactive)
  15   ret <8 x half> %2
  16 }
  17
  18 define arm_aapcs_vfpcc <8 x half> @test_vcvtq_m_f16_u16(<8 x half> %inactive, <8 x i16> %a, i16 zeroext %p) {
  19 ; CHECK-LABEL: test_vcvtq_m_f16_u16:
  20 ; CHECK:       @ %bb.0: @ %entry
  21 ; CHECK-NEXT:    vmsr p0, r0
  22 ; CHECK-NEXT:    vpst
  23 ; CHECK-NEXT:    vcvtt.f16.u16 q0, q1
  24 ; CHECK-NEXT:    bx lr
  25 entry:
  26   %0 = zext i16 %p to i32
  27   %1 = tail call <8 x i1> @llvm.arm.mve.pred.i2v.v8i1(i32 %0)
  28   %2 = tail call <8 x half> @llvm.arm.mve.vcvt.fp.int.predicated.v8f16.v8i16.v8i1(<8 x i16> %a, i32 1, <8 x i1> %1, <8 x half> %inactive)
  29   ret <8 x half> %2
  30 }
  31
  32 define arm_aapcs_vfpcc <4 x float> @test_vcvtq_m_f32_s32(<4 x float> %inactive, <4 x i32> %a, i16 zeroext %p) {
  33 ; CHECK-LABEL: test_vcvtq_m_f32_s32:
  34 ; CHECK:       @ %bb.0: @ %entry
  35 ; CHECK-NEXT:    vmsr p0, r0
  36 ; CHECK-NEXT:    vpst
  37 ; CHECK-NEXT:    vcvtt.f32.s32 q0, q1
  38 ; CHECK-NEXT:    bx lr
  39 entry:
  40   %0 = zext i16 %p to i32
  41   %1 = tail call <4 x i1> @llvm.arm.mve.pred.i2v.v4i1(i32 %0)
  42   %2 = tail call <4 x float> @llvm.arm.mve.vcvt.fp.int.predicated.v4f32.v4i32.v4i1(<4 x i32> %a, i32 0, <4 x i1> %1, <4 x float> %inactive)
  43   ret <4 x float> %2
  44 }
  45
  46 define arm_aapcs_vfpcc <4 x float> @test_vcvtq_m_f32_u32(<4 x float> %inactive, <4 x i32> %a, i16 zeroext %p) {
  47 ; CHECK-LABEL: test_vcvtq_m_f32_u32:
  48 ; CHECK:       @ %bb.0: @ %entry
  49 ; CHECK-NEXT:    vmsr p0, r0
  50 ; CHECK-NEXT:    vpst
  51 ; CHECK-NEXT:    vcvtt.f32.u32 q0, q1
  52 ; CHECK-NEXT:    bx lr
  53 entry:
  54   %0 = zext i16 %p to i32
  55   %1 = tail call <4 x i1> @llvm.arm.mve.pred.i2v.v4i1(i32 %0)
  56   %2 = tail call <4 x float> @llvm.arm.mve.vcvt.fp.int.predicated.v4f32.v4i32.v4i1(<4 x i32> %a, i32 1, <4 x i1> %1, <4 x float> %inactive)
  57   ret <4 x float> %2
  58 }
  59
  60 define arm_aapcs_vfpcc <8 x i16> @test_vcvtq_m_s16_f16(<8 x i16> %inactive, <8 x half> %a, i16 zeroext %p) {
  61 ; CHECK-LABEL: test_vcvtq_m_s16_f16:
  62 ; CHECK:       @ %bb.0: @ %entry
  63 ; CHECK-NEXT:    vmsr p0, r0
  64 ; CHECK-NEXT:    vpst
  65 ; CHECK-NEXT:    vcvtt.s16.f16 q0, q1
  66 ; CHECK-NEXT:    bx lr
  67 entry:
  68   %0 = zext i16 %p to i32
  69   %1 = tail call <8 x i1> @llvm.arm.mve.pred.i2v.v8i1(i32 %0)
  70   %2 = tail call <8 x i16> @llvm.arm.mve.vcvt.fp.int.predicated.v8i16.v8f16.v8i1(<8 x half> %a, i32 0, <8 x i1> %1, <8 x i16> %inactive)
  71   ret <8 x i16> %2
  72 }
  73
  74 define arm_aapcs_vfpcc <4 x i32> @test_vcvtq_m_s32_f32(<4 x i32> %inactive, <4 x float> %a, i16 zeroext %p) {
  75 ; CHECK-LABEL: test_vcvtq_m_s32_f32:
  76 ; CHECK:       @ %bb.0: @ %entry
  77 ; CHECK-NEXT:    vmsr p0, r0
  78 ; CHECK-NEXT:    vpst
  79 ; CHECK-NEXT:    vcvtt.s32.f32 q0, q1
  80 ; CHECK-NEXT:    bx lr
  81 entry:
  82   %0 = zext i16 %p to i32
  83   %1 = tail call <4 x i1> @llvm.arm.mve.pred.i2v.v4i1(i32 %0)
  84   %2 = tail call <4 x i32> @llvm.arm.mve.vcvt.fp.int.predicated.v4i32.v4f32.v4i1(<4 x float> %a, i32 0, <4 x i1> %1, <4 x i32> %inactive)
  85   ret <4 x i32> %2
  86 }
  87
  88 define arm_aapcs_vfpcc <8 x i16> @test_vcvtq_m_u16_f16(<8 x i16> %inactive, <8 x half> %a, i16 zeroext %p) {
  89 ; CHECK-LABEL: test_vcvtq_m_u16_f16:
  90 ; CHECK:       @ %bb.0: @ %entry
  91 ; CHECK-NEXT:    vmsr p0, r0
  92 ; CHECK-NEXT:    vpst
  93 ; CHECK-NEXT:    vcvtt.u16.f16 q0, q1
  94 ; CHECK-NEXT:    bx lr
  95 entry:
  96   %0 = zext i16 %p to i32
  97   %1 = tail call <8 x i1> @llvm.arm.mve.pred.i2v.v8i1(i32 %0)
  98   %2 = tail call <8 x i16> @llvm.arm.mve.vcvt.fp.int.predicated.v8i16.v8f16.v8i1(<8 x half> %a, i32 1, <8 x i1> %1, <8 x i16> %inactive)
  99   ret <8 x i16> %2
 100 }
 101
 102 define arm_aapcs_vfpcc <4 x i32> @test_vcvtq_m_u32_f32(<4 x i32> %inactive, <4 x float> %a, i16 zeroext %p) {
 103 ; CHECK-LABEL: test_vcvtq_m_u32_f32:
 104 ; CHECK:       @ %bb.0: @ %entry
 105 ; CHECK-NEXT:    vmsr p0, r0
 106 ; CHECK-NEXT:    vpst
 107 ; CHECK-NEXT:    vcvtt.u32.f32 q0, q1
 108 ; CHECK-NEXT:    bx lr
 109 entry:
 110   %0 = zext i16 %p to i32
 111   %1 = tail call <4 x i1> @llvm.arm.mve.pred.i2v.v4i1(i32 %0)
 112   %2 = tail call <4 x i32> @llvm.arm.mve.vcvt.fp.int.predicated.v4i32.v4f32.v4i1(<4 x float> %a, i32 1, <4 x i1> %1, <4 x i32> %inactive)
 113   ret <4 x i32> %2
 114 }
 115
 116 declare <8 x i1> @llvm.arm.mve.pred.i2v.v8i1(i32)
 117 declare <4 x i1> @llvm.arm.mve.pred.i2v.v4i1(i32)
 118
 119 declare <8 x half> @llvm.arm.mve.vcvt.fp.int.predicated.v8f16.v8i16.v8i1(<8 x i16>, i32, <8 x i1>, <8 x half>)
 120 declare <4 x float> @llvm.arm.mve.vcvt.fp.int.predicated.v4f32.v4i32.v4i1(<4 x i32>, i32, <4 x i1>, <4 x float>)
 121 declare <8 x i16> @llvm.arm.mve.vcvt.fp.int.predicated.v8i16.v8f16.v8i1(<8 x half>, i32, <8 x i1>, <8 x i16>)
 122 declare <4 x i32> @llvm.arm.mve.vcvt.fp.int.predicated.v4i32.v4f32.v4i1(<4 x float>, i32, <4 x i1>, <4 x i32>)