llvm/test/CodeGen/VE/Packed/vp_udiv.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc < %s -march=ve -mattr=+vpu | FileCheck %s
   3
   4 declare <512 x i32> @llvm.vp.udiv.v512i32(<512 x i32>, <512 x i32>, <512 x i1>, i32)
   5
   6 define fastcc <512 x i32> @test_vp_udiv_v512i32_vv(<512 x i32> %i0, <512 x i32> %i1, <512 x i1> %m, i32 %n) {
   7 ; CHECK-LABEL: test_vp_udiv_v512i32_vv:
   8 ; CHECK:       # %bb.0:
   9 ; CHECK-NEXT:    adds.w.sx %s1, 1, %s0
  10 ; CHECK-NEXT:    and %s1, %s1, (32)0
  11 ; CHECK-NEXT:    srl %s1, %s1, 1
  12 ; CHECK-NEXT:    lvl %s1
  13 ; CHECK-NEXT:    vshf %v2, %v1, %v1, 0
  14 ; CHECK-NEXT:    vshf %v3, %v0, %v0, 0
  15 ; CHECK-NEXT:    vdivu.w %v2, %v3, %v2, %vm2
  16 ; CHECK-NEXT:    and %s0, %s0, (32)0
  17 ; CHECK-NEXT:    srl %s0, %s0, 1
  18 ; CHECK-NEXT:    lvl %s0
  19 ; CHECK-NEXT:    vdivu.w %v0, %v0, %v1, %vm3
  20 ; CHECK-NEXT:    lvl %s1
  21 ; CHECK-NEXT:    vshf %v0, %v0, %v2, 13
  22 ; CHECK-NEXT:    b.l.t (, %s10)
  23   %r0 = call <512 x i32> @llvm.vp.udiv.v512i32(<512 x i32> %i0, <512 x i32> %i1, <512 x i1> %m, i32 %n)
  24   ret <512 x i32> %r0
  25 }
  26
  27 define fastcc <512 x i32> @test_vp_udiv_v512i32_rv(i32 %s0, <512 x i32> %i1, <512 x i1> %m, i32 %n) {
  28 ; CHECK-LABEL: test_vp_udiv_v512i32_rv:
  29 ; CHECK:       # %bb.0:
  30 ; CHECK-NEXT:    and %s0, %s0, (32)0
  31 ; CHECK-NEXT:    sll %s2, %s0, 32
  32 ; CHECK-NEXT:    and %s0, %s0, (32)0
  33 ; CHECK-NEXT:    or %s0, %s0, %s2
  34 ; CHECK-NEXT:    lea %s2, 256
  35 ; CHECK-NEXT:    lvl %s2
  36 ; CHECK-NEXT:    vbrd %v1, %s0
  37 ; CHECK-NEXT:    adds.w.sx %s0, 1, %s1
  38 ; CHECK-NEXT:    and %s0, %s0, (32)0
  39 ; CHECK-NEXT:    srl %s0, %s0, 1
  40 ; CHECK-NEXT:    lvl %s0
  41 ; CHECK-NEXT:    vshf %v2, %v1, %v1, 0
  42 ; CHECK-NEXT:    vshf %v3, %v0, %v0, 0
  43 ; CHECK-NEXT:    vdivu.w %v2, %v2, %v3, %vm2
  44 ; CHECK-NEXT:    and %s1, %s1, (32)0
  45 ; CHECK-NEXT:    srl %s1, %s1, 1
  46 ; CHECK-NEXT:    lvl %s1
  47 ; CHECK-NEXT:    vdivu.w %v0, %v1, %v0, %vm3
  48 ; CHECK-NEXT:    lvl %s0
  49 ; CHECK-NEXT:    vshf %v0, %v0, %v2, 13
  50 ; CHECK-NEXT:    b.l.t (, %s10)
  51   %xins = insertelement <512 x i32> undef, i32 %s0, i32 0
  52   %i0 = shufflevector <512 x i32> %xins, <512 x i32> undef, <512 x i32> zeroinitializer
  53   %r0 = call <512 x i32> @llvm.vp.udiv.v512i32(<512 x i32> %i0, <512 x i32> %i1, <512 x i1> %m, i32 %n)
  54   ret <512 x i32> %r0
  55 }
  56
  57 define fastcc <512 x i32> @test_vp_udiv_v512i32_vr(<512 x i32> %i0, i32 %s1, <512 x i1> %m, i32 %n) {
  58 ; CHECK-LABEL: test_vp_udiv_v512i32_vr:
  59 ; CHECK:       # %bb.0:
  60 ; CHECK-NEXT:    and %s0, %s0, (32)0
  61 ; CHECK-NEXT:    sll %s2, %s0, 32
  62 ; CHECK-NEXT:    and %s0, %s0, (32)0
  63 ; CHECK-NEXT:    or %s0, %s0, %s2
  64 ; CHECK-NEXT:    lea %s2, 256
  65 ; CHECK-NEXT:    lvl %s2
  66 ; CHECK-NEXT:    vbrd %v1, %s0
  67 ; CHECK-NEXT:    adds.w.sx %s0, 1, %s1
  68 ; CHECK-NEXT:    and %s0, %s0, (32)0
  69 ; CHECK-NEXT:    srl %s0, %s0, 1
  70 ; CHECK-NEXT:    lvl %s0
  71 ; CHECK-NEXT:    vshf %v2, %v1, %v1, 0
  72 ; CHECK-NEXT:    vshf %v3, %v0, %v0, 0
  73 ; CHECK-NEXT:    vdivu.w %v2, %v3, %v2, %vm2
  74 ; CHECK-NEXT:    and %s1, %s1, (32)0
  75 ; CHECK-NEXT:    srl %s1, %s1, 1
  76 ; CHECK-NEXT:    lvl %s1
  77 ; CHECK-NEXT:    vdivu.w %v0, %v0, %v1, %vm3
  78 ; CHECK-NEXT:    lvl %s0
  79 ; CHECK-NEXT:    vshf %v0, %v0, %v2, 13
  80 ; CHECK-NEXT:    b.l.t (, %s10)
  81   %yins = insertelement <512 x i32> undef, i32 %s1, i32 0
  82   %i1 = shufflevector <512 x i32> %yins, <512 x i32> undef, <512 x i32> zeroinitializer
  83   %r0 = call <512 x i32> @llvm.vp.udiv.v512i32(<512 x i32> %i0, <512 x i32> %i1, <512 x i1> %m, i32 %n)
  84   ret <512 x i32> %r0
  85 }