llvm/test/CodeGen/RISCV/rv64zbb-intrinsic.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv64 -mattr=+zbb -verify-machineinstrs < %s \
   3 ; RUN:   | FileCheck %s -check-prefix=RV64ZBB
   4 ; RUN: llc -mtriple=riscv64 -mattr=+zbb,+experimental-zbp -verify-machineinstrs < %s \
   5 ; RUN:   | FileCheck %s -check-prefix=RV64ZBP
   6
   7 declare i32 @llvm.riscv.orc.b.i32(i32)
   8
   9 define signext i32 @orcb32(i32 signext %a) nounwind {
  10 ; RV64ZBB-LABEL: orcb32:
  11 ; RV64ZBB:       # %bb.0:
  12 ; RV64ZBB-NEXT:    orc.b a0, a0
  13 ; RV64ZBB-NEXT:    sext.w a0, a0
  14 ; RV64ZBB-NEXT:    ret
  15 ;
  16 ; RV64ZBP-LABEL: orcb32:
  17 ; RV64ZBP:       # %bb.0:
  18 ; RV64ZBP-NEXT:    gorciw a0, a0, 7
  19 ; RV64ZBP-NEXT:    ret
  20   %tmp = call i32 @llvm.riscv.orc.b.i32(i32 %a)
  21   ret i32 %tmp
  22 }
  23
  24 define zeroext i32 @orcb32_zext(i32 zeroext %a) nounwind {
  25 ; RV64ZBB-LABEL: orcb32_zext:
  26 ; RV64ZBB:       # %bb.0:
  27 ; RV64ZBB-NEXT:    orc.b a0, a0
  28 ; RV64ZBB-NEXT:    ret
  29 ;
  30 ; RV64ZBP-LABEL: orcb32_zext:
  31 ; RV64ZBP:       # %bb.0:
  32 ; RV64ZBP-NEXT:    orc.b a0, a0
  33 ; RV64ZBP-NEXT:    ret
  34   %tmp = call i32 @llvm.riscv.orc.b.i32(i32 %a)
  35   ret i32 %tmp
  36 }
  37
  38 ; Second and+or is redundant with the first, make sure we remove them.
  39 define signext i32 @orcb32_knownbits(i32 signext %a) nounwind {
  40 ; RV64ZBB-LABEL: orcb32_knownbits:
  41 ; RV64ZBB:       # %bb.0:
  42 ; RV64ZBB-NEXT:    lui a1, 1044480
  43 ; RV64ZBB-NEXT:    and a0, a0, a1
  44 ; RV64ZBB-NEXT:    lui a1, 2048
  45 ; RV64ZBB-NEXT:    addiw a1, a1, 1
  46 ; RV64ZBB-NEXT:    or a0, a0, a1
  47 ; RV64ZBB-NEXT:    orc.b a0, a0
  48 ; RV64ZBB-NEXT:    sext.w a0, a0
  49 ; RV64ZBB-NEXT:    ret
  50 ;
  51 ; RV64ZBP-LABEL: orcb32_knownbits:
  52 ; RV64ZBP:       # %bb.0:
  53 ; RV64ZBP-NEXT:    lui a1, 1044480
  54 ; RV64ZBP-NEXT:    and a0, a0, a1
  55 ; RV64ZBP-NEXT:    lui a1, 2048
  56 ; RV64ZBP-NEXT:    addiw a1, a1, 1
  57 ; RV64ZBP-NEXT:    or a0, a0, a1
  58 ; RV64ZBP-NEXT:    gorciw a0, a0, 7
  59 ; RV64ZBP-NEXT:    ret
  60   %tmp = and i32 %a, 4278190080 ; 0xFF000000
  61   %tmp2 = or i32 %tmp, 8388609 ; 0x800001
  62   %tmp3 = call i32 @llvm.riscv.orc.b.i32(i32 %tmp2)
  63   %tmp4 = and i32 %tmp3, 4278190080 ; 0xFF000000
  64   %tmp5 = or i32 %tmp4, 16711935 ; 0xFF00FF
  65   ret i32 %tmp5
  66 }
  67
  68 declare i64 @llvm.riscv.orc.b.i64(i64)
  69
  70 define i64 @orcb64(i64 %a) nounwind {
  71 ; RV64ZBB-LABEL: orcb64:
  72 ; RV64ZBB:       # %bb.0:
  73 ; RV64ZBB-NEXT:    orc.b a0, a0
  74 ; RV64ZBB-NEXT:    ret
  75 ;
  76 ; RV64ZBP-LABEL: orcb64:
  77 ; RV64ZBP:       # %bb.0:
  78 ; RV64ZBP-NEXT:    orc.b a0, a0
  79 ; RV64ZBP-NEXT:    ret
  80   %tmp = call i64 @llvm.riscv.orc.b.i64(i64 %a)
  81   ret i64 %tmp
  82 }
  83
  84 ; Second and+or is redundant with the first, make sure we remove them.
  85 define i64 @orcb64_knownbits(i64 %a) nounwind {
  86 ; RV64ZBB-LABEL: orcb64_knownbits:
  87 ; RV64ZBB:       # %bb.0:
  88 ; RV64ZBB-NEXT:    lui a1, 65535
  89 ; RV64ZBB-NEXT:    slli a1, a1, 12
  90 ; RV64ZBB-NEXT:    and a0, a0, a1
  91 ; RV64ZBB-NEXT:    lui a1, 131073
  92 ; RV64ZBB-NEXT:    slli a1, a1, 13
  93 ; RV64ZBB-NEXT:    addi a1, a1, 1
  94 ; RV64ZBB-NEXT:    slli a1, a1, 20
  95 ; RV64ZBB-NEXT:    addi a1, a1, 8
  96 ; RV64ZBB-NEXT:    or a0, a0, a1
  97 ; RV64ZBB-NEXT:    orc.b a0, a0
  98 ; RV64ZBB-NEXT:    ret
  99 ;
 100 ; RV64ZBP-LABEL: orcb64_knownbits:
 101 ; RV64ZBP:       # %bb.0:
 102 ; RV64ZBP-NEXT:    lui a1, 65535
 103 ; RV64ZBP-NEXT:    slli a1, a1, 12
 104 ; RV64ZBP-NEXT:    and a0, a0, a1
 105 ; RV64ZBP-NEXT:    lui a1, 131073
 106 ; RV64ZBP-NEXT:    slli a1, a1, 13
 107 ; RV64ZBP-NEXT:    addi a1, a1, 1
 108 ; RV64ZBP-NEXT:    slli a1, a1, 20
 109 ; RV64ZBP-NEXT:    addi a1, a1, 8
 110 ; RV64ZBP-NEXT:    or a0, a0, a1
 111 ; RV64ZBP-NEXT:    orc.b a0, a0
 112 ; RV64ZBP-NEXT:    ret
 113   %tmp = and i64 %a, 1099494850560 ; 0x000000ffff000000
 114   %tmp2 = or i64 %tmp, 4611721202800525320 ; 0x4000200000100008
 115   %tmp3 = call i64 @llvm.riscv.orc.b.i64(i64 %tmp2)
 116   %tmp4 = and i64 %tmp3, 1099494850560 ; 0x000000ffff000000
 117   %tmp5 = or i64 %tmp4, 18374966855153418495 ; 0xff00ff0000ff00ff
 118   ret i64 %tmp5
 119 }