llvm/test/CodeGen/RISCV/vec3-setcc-crash.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv32 -mattr=+v -verify-machineinstrs < %s \
   3 ; RUN:     | FileCheck %s --check-prefix=RV32
   4 ; RUN: llc -mtriple=riscv64 -mattr=+v -verify-machineinstrs < %s \
   5 ; RUN:     | FileCheck %s --check-prefix=RV64
   6
   7 ; This test would lead one of the DAGCombiner's visitVSELECT optimizations to
   8 ; call getSetCCResultType, from which we'd return an invalid MVT (<3 x i1>)
   9 ; upon seeing that the V extension is enabled. The invalid MVT has a null
  10 ; Type*, which then segfaulted when accessed (as an EVT).
  11 define void @vec3_setcc_crash(<3 x i8>* %in, <3 x i8>* %out) {
  12 ; RV32-LABEL: vec3_setcc_crash:
  13 ; RV32:       # %bb.0:
  14 ; RV32-NEXT:    lw a0, 0(a0)
  15 ; RV32-NEXT:    slli a2, a0, 8
  16 ; RV32-NEXT:    slli a3, a0, 24
  17 ; RV32-NEXT:    slli a4, a0, 16
  18 ; RV32-NEXT:    srai a5, a4, 24
  19 ; RV32-NEXT:    srai a3, a3, 24
  20 ; RV32-NEXT:    bgtz a5, .LBB0_2
  21 ; RV32-NEXT:  # %bb.1:
  22 ; RV32-NEXT:    li a5, 0
  23 ; RV32-NEXT:    j .LBB0_3
  24 ; RV32-NEXT:  .LBB0_2:
  25 ; RV32-NEXT:    srli a5, a4, 24
  26 ; RV32-NEXT:  .LBB0_3:
  27 ; RV32-NEXT:    srai a4, a2, 24
  28 ; RV32-NEXT:    slli a2, a5, 8
  29 ; RV32-NEXT:    mv a5, a0
  30 ; RV32-NEXT:    bgtz a3, .LBB0_5
  31 ; RV32-NEXT:  # %bb.4:
  32 ; RV32-NEXT:    li a5, 0
  33 ; RV32-NEXT:  .LBB0_5:
  34 ; RV32-NEXT:    andi a3, a5, 255
  35 ; RV32-NEXT:    or a2, a3, a2
  36 ; RV32-NEXT:    bgtz a4, .LBB0_7
  37 ; RV32-NEXT:  # %bb.6:
  38 ; RV32-NEXT:    li a0, 0
  39 ; RV32-NEXT:    j .LBB0_8
  40 ; RV32-NEXT:  .LBB0_7:
  41 ; RV32-NEXT:    srli a0, a0, 16
  42 ; RV32-NEXT:  .LBB0_8:
  43 ; RV32-NEXT:    sb a0, 2(a1)
  44 ; RV32-NEXT:    sh a2, 0(a1)
  45 ; RV32-NEXT:    ret
  46 ;
  47 ; RV64-LABEL: vec3_setcc_crash:
  48 ; RV64:       # %bb.0:
  49 ; RV64-NEXT:    lwu a0, 0(a0)
  50 ; RV64-NEXT:    slli a2, a0, 40
  51 ; RV64-NEXT:    slli a3, a0, 56
  52 ; RV64-NEXT:    slli a4, a0, 48
  53 ; RV64-NEXT:    srai a5, a4, 56
  54 ; RV64-NEXT:    srai a3, a3, 56
  55 ; RV64-NEXT:    bgtz a5, .LBB0_2
  56 ; RV64-NEXT:  # %bb.1:
  57 ; RV64-NEXT:    li a5, 0
  58 ; RV64-NEXT:    j .LBB0_3
  59 ; RV64-NEXT:  .LBB0_2:
  60 ; RV64-NEXT:    srli a5, a4, 56
  61 ; RV64-NEXT:  .LBB0_3:
  62 ; RV64-NEXT:    srai a4, a2, 56
  63 ; RV64-NEXT:    slli a2, a5, 8
  64 ; RV64-NEXT:    mv a5, a0
  65 ; RV64-NEXT:    bgtz a3, .LBB0_5
  66 ; RV64-NEXT:  # %bb.4:
  67 ; RV64-NEXT:    li a5, 0
  68 ; RV64-NEXT:  .LBB0_5:
  69 ; RV64-NEXT:    andi a3, a5, 255
  70 ; RV64-NEXT:    or a2, a3, a2
  71 ; RV64-NEXT:    bgtz a4, .LBB0_7
  72 ; RV64-NEXT:  # %bb.6:
  73 ; RV64-NEXT:    li a0, 0
  74 ; RV64-NEXT:    j .LBB0_8
  75 ; RV64-NEXT:  .LBB0_7:
  76 ; RV64-NEXT:    srli a0, a0, 16
  77 ; RV64-NEXT:  .LBB0_8:
  78 ; RV64-NEXT:    sb a0, 2(a1)
  79 ; RV64-NEXT:    sh a2, 0(a1)
  80 ; RV64-NEXT:    ret
  81   %a = load <3 x i8>, <3 x i8>* %in
  82   %cmp = icmp sgt <3 x i8> %a, zeroinitializer
  83   %c = select <3 x i1> %cmp, <3 x i8> %a, <3 x i8> zeroinitializer
  84   store <3 x i8> %c, <3 x i8>* %out
  85   ret void
  86 }