llvm/lib/Target/Mips/MicroMipsInstrInfo.td

   1 //===--- MicroMipsInstrFormats.td - microMIPS Inst Defs -*- tablegen -*----===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This files describes the definitions of the microMIPSr3 instructions.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 def addrimm11 : ComplexPattern<iPTR, 2, "selectIntAddr11MM", [frameindex]>;
  14 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddr12MM", [frameindex]>;
  15 def addrimm16 : ComplexPattern<iPTR, 2, "selectIntAddr16MM", [frameindex]>;
  16 def addrimm4lsl2 : ComplexPattern<iPTR, 2, "selectIntAddrLSL2MM", [frameindex]>;
  17
  18 def simm9_addiusp : Operand<i32> {
  19   let EncoderMethod = "getSImm9AddiuspValue";
  20   let DecoderMethod = "DecodeSimm9SP";
  21 }
  22
  23 def uimm3_shift : Operand<i32> {
  24   let EncoderMethod = "getUImm3Mod8Encoding";
  25   let DecoderMethod = "DecodePOOL16BEncodedField";
  26 }
  27
  28 def simm3_lsa2 : Operand<i32> {
  29   let EncoderMethod = "getSImm3Lsa2Value";
  30   let DecoderMethod = "DecodeAddiur2Simm7";
  31 }
  32
  33 def uimm4_andi : Operand<i32> {
  34   let EncoderMethod = "getUImm4AndValue";
  35   let DecoderMethod = "DecodeANDI16Imm";
  36 }
  37
  38 def immSExtAddiur2 : ImmLeaf<i32, [{return Imm == 1 || Imm == -1 ||
  39                                            ((Imm % 4 == 0) &&
  40                                             Imm < 28 && Imm > 0);}]>;
  41
  42 def immSExtAddius5 : ImmLeaf<i32, [{return Imm >= -8 && Imm <= 7;}]>;
  43
  44 def immZExtAndi16 : ImmLeaf<i32,
  45   [{return (Imm == 128 || (Imm >= 1 && Imm <= 4) || Imm == 7 || Imm == 8 ||
  46             Imm == 15 || Imm == 16 || Imm == 31 || Imm == 32 || Imm == 63 ||
  47             Imm == 64 || Imm == 255 || Imm == 32768 || Imm == 65535 );}]>;
  48
  49 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  50
  51 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  52
  53 def MicroMipsMemGPRMM16AsmOperand : AsmOperandClass {
  54   let Name = "MicroMipsMem";
  55   let RenderMethod = "addMicroMipsMemOperands";
  56   let ParserMethod = "parseMemOperand";
  57   let PredicateMethod = "isMemWithGRPMM16Base";
  58 }
  59
  60 // Define the classes of pointers used by microMIPS.
  61 // The numbers must match those in MipsRegisterInfo::MipsPtrClass.
  62 def ptr_gpr16mm_rc : PointerLikeRegClass<1>;
  63 def ptr_sp_rc : PointerLikeRegClass<2>;
  64 def ptr_gp_rc : PointerLikeRegClass<3>;
  65
  66 class mem_mm_4_generic : Operand<i32> {
  67   let PrintMethod = "printMemOperand";
  68   let MIOperandInfo = (ops ptr_gpr16mm_rc, simm4);
  69   let OperandType = "OPERAND_MEMORY";
  70   let ParserMatchClass = MicroMipsMemGPRMM16AsmOperand;
  71 }
  72
  73 def mem_mm_4 : mem_mm_4_generic {
  74   let EncoderMethod = "getMemEncodingMMImm4";
  75 }
  76
  77 def mem_mm_4_lsl1 : mem_mm_4_generic {
  78   let EncoderMethod = "getMemEncodingMMImm4Lsl1";
  79 }
  80
  81 def mem_mm_4_lsl2 : mem_mm_4_generic {
  82   let EncoderMethod = "getMemEncodingMMImm4Lsl2";
  83 }
  84
  85 def MicroMipsMemSPAsmOperand : AsmOperandClass {
  86   let Name = "MicroMipsMemSP";
  87   let RenderMethod = "addMemOperands";
  88   let ParserMethod = "parseMemOperand";
  89   let PredicateMethod = "isMemWithUimmWordAlignedOffsetSP<7>";
  90 }
  91
  92 def MicroMipsMemGPAsmOperand : AsmOperandClass {
  93   let Name = "MicroMipsMemGP";
  94   let RenderMethod = "addMemOperands";
  95   let ParserMethod = "parseMemOperand";
  96   let PredicateMethod = "isMemWithSimmWordAlignedOffsetGP<9>";
  97 }
  98
  99 def mem_mm_sp_imm5_lsl2 : Operand<i32> {
 100   let PrintMethod = "printMemOperand";
 101   let MIOperandInfo = (ops ptr_sp_rc:$base, simm5:$offset);
 102   let OperandType = "OPERAND_MEMORY";
 103   let ParserMatchClass = MicroMipsMemSPAsmOperand;
 104   let EncoderMethod = "getMemEncodingMMSPImm5Lsl2";
 105 }
 106
 107 def mem_mm_gp_simm7_lsl2 : Operand<i32> {
 108   let PrintMethod = "printMemOperand";
 109   let MIOperandInfo = (ops ptr_gp_rc:$base, simm7_lsl2:$offset);
 110   let OperandType = "OPERAND_MEMORY";
 111   let ParserMatchClass = MicroMipsMemGPAsmOperand;
 112   let EncoderMethod = "getMemEncodingMMGPImm7Lsl2";
 113 }
 114
 115 def mem_mm_9 : Operand<i32> {
 116   let PrintMethod = "printMemOperand";
 117   let MIOperandInfo = (ops ptr_rc, simm9);
 118   let EncoderMethod = "getMemEncodingMMImm9";
 119   let ParserMatchClass = MipsMemSimmAsmOperand<9>;
 120   let OperandType = "OPERAND_MEMORY";
 121 }
 122
 123 def mem_mm_11 : Operand<i32> {
 124   let PrintMethod = "printMemOperand";
 125   let MIOperandInfo = (ops GPR32, simm11);
 126   let EncoderMethod = "getMemEncodingMMImm11";
 127   let ParserMatchClass = MipsMemSimmAsmOperand<11>;
 128   let OperandType = "OPERAND_MEMORY";
 129 }
 130
 131 def mem_mm_12 : Operand<i32> {
 132   let PrintMethod = "printMemOperand";
 133   let MIOperandInfo = (ops ptr_rc, simm12);
 134   let EncoderMethod = "getMemEncodingMMImm12";
 135   let ParserMatchClass = MipsMemAsmOperand;
 136   let OperandType = "OPERAND_MEMORY";
 137 }
 138
 139 def mem_mm_16 : Operand<i32> {
 140   let PrintMethod = "printMemOperand";
 141   let MIOperandInfo = (ops ptr_rc, simm16);
 142   let EncoderMethod = "getMemEncodingMMImm16";
 143   let DecoderMethod = "DecodeMemMMImm16";
 144   let ParserMatchClass = MipsMemSimmAsmOperand<16>;
 145   let OperandType = "OPERAND_MEMORY";
 146 }
 147
 148 def MipsMemUimm4AsmOperand : AsmOperandClass {
 149   let Name = "MemOffsetUimm4";
 150   let SuperClasses = [MipsMemAsmOperand];
 151   let RenderMethod = "addMemOperands";
 152   let ParserMethod = "parseMemOperand";
 153   let PredicateMethod = "isMemWithUimmOffsetSP<6>";
 154 }
 155
 156 def mem_mm_4sp : Operand<i32> {
 157   let PrintMethod = "printMemOperand";
 158   let MIOperandInfo = (ops ptr_sp_rc, uimm8);
 159   let EncoderMethod = "getMemEncodingMMImm4sp";
 160   let ParserMatchClass = MipsMemUimm4AsmOperand;
 161   let OperandType = "OPERAND_MEMORY";
 162 }
 163
 164 def jmptarget_mm : Operand<OtherVT> {
 165   let EncoderMethod = "getJumpTargetOpValueMM";
 166   let PrintMethod = "printJumpOperand";
 167 }
 168
 169 def calltarget_mm : Operand<iPTR> {
 170   let EncoderMethod = "getJumpTargetOpValueMM";
 171   let PrintMethod = "printJumpOperand";
 172 }
 173
 174 def brtarget7_mm : Operand<OtherVT> {
 175   let EncoderMethod = "getBranchTarget7OpValueMM";
 176   let OperandType   = "OPERAND_PCREL";
 177   let DecoderMethod = "DecodeBranchTarget7MM";
 178   let ParserMatchClass = MipsJumpTargetAsmOperand;
 179   let PrintMethod = "printBranchOperand";
 180 }
 181
 182 def brtarget10_mm : Operand<OtherVT> {
 183   let EncoderMethod = "getBranchTargetOpValueMMPC10";
 184   let OperandType   = "OPERAND_PCREL";
 185   let DecoderMethod = "DecodeBranchTarget10MM";
 186   let ParserMatchClass = MipsJumpTargetAsmOperand;
 187   let PrintMethod = "printBranchOperand";
 188 }
 189
 190 def brtarget_mm : Operand<OtherVT> {
 191   let EncoderMethod = "getBranchTargetOpValueMM";
 192   let OperandType   = "OPERAND_PCREL";
 193   let DecoderMethod = "DecodeBranchTargetMM";
 194   let ParserMatchClass = MipsJumpTargetAsmOperand;
 195   let PrintMethod = "printBranchOperand";
 196 }
 197
 198 def simm23_lsl2 : Operand<i32> {
 199   let EncoderMethod = "getSimm23Lsl2Encoding";
 200   let DecoderMethod = "DecodeSimm23Lsl2";
 201 }
 202
 203 class CompactBranchMM<string opstr, DAGOperand opnd, RegisterOperand RO> :
 204   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 205          !strconcat(opstr, "\t$rs, $offset"), [], II_BCCZC, FrmI> {
 206   let isBranch = 1;
 207   let isTerminator = 1;
 208   let hasDelaySlot = 0;
 209   let Defs = [AT];
 210 }
 211
 212 let canFoldAsLoad = 1 in
 213 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 214                       Operand MemOpnd, InstrItinClass Itin> :
 215   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
 216          !strconcat(opstr, "\t$rt, $addr"),
 217          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
 218          Itin, FrmI> {
 219   let DecoderMethod = "DecodeMemMMImm12";
 220   string Constraints = "$src = $rt";
 221   let BaseOpcode = opstr;
 222   bit mayLoad = 1;
 223   bit mayStore = 0;
 224 }
 225
 226 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 227                        Operand MemOpnd, InstrItinClass Itin>:
 228   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
 229          !strconcat(opstr, "\t$rt, $addr"),
 230          [(OpNode RO:$rt, addrimm12:$addr)], Itin, FrmI> {
 231   let DecoderMethod = "DecodeMemMMImm12";
 232   let BaseOpcode = opstr;
 233   bit mayLoad = 0;
 234   bit mayStore = 1;
 235 }
 236
 237 class MovePMM16<string opstr, RegisterOperand RO1, RegisterOperand RO2,
 238                 RegisterOperand RO3> :
 239 MicroMipsInst16<(outs RO1:$rd1, RO2:$rd2), (ins RO3:$rs, RO3:$rt),
 240                  !strconcat(opstr, "\t$rd1, $rd2, $rs, $rt"), [],
 241                  NoItinerary, FrmR> {
 242   let isReMaterializable = 1;
 243   let isMoveReg = 1;
 244   let DecoderMethod = "DecodeMovePOperands";
 245 }
 246
 247 class StorePairMM<string opstr>
 248     :  InstSE<(outs), (ins GPR32Opnd:$rt, GPR32Opnd:$rt2, mem_simm12:$addr),
 249          !strconcat(opstr, "\t$rt, $addr"), [], II_SWP, FrmI, opstr> {
 250   let DecoderMethod = "DecodeMemMMImm12";
 251   let mayStore = 1;
 252   let AsmMatchConverter = "ConvertXWPOperands";
 253 }
 254
 255 class LoadPairMM<string opstr>
 256     : InstSE<(outs GPR32Opnd:$rt, GPR32Opnd:$rt2), (ins mem_simm12:$addr),
 257           !strconcat(opstr, "\t$rt, $addr"), [], II_LWP, FrmI, opstr> {
 258   let DecoderMethod = "DecodeMemMMImm12";
 259   let mayLoad = 1;
 260   let AsmMatchConverter = "ConvertXWPOperands";
 261 }
 262
 263 class LLBaseMM<string opstr, RegisterOperand RO> :
 264   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 265          !strconcat(opstr, "\t$rt, $addr"), [], II_LL, FrmI> {
 266   let DecoderMethod = "DecodeMemMMImm12";
 267   let mayLoad = 1;
 268 }
 269
 270 class LLEBaseMM<string opstr, RegisterOperand RO> :
 271   InstSE<(outs RO:$rt), (ins mem_simm9:$addr),
 272          !strconcat(opstr, "\t$rt, $addr"), [], II_LLE, FrmI> {
 273   let DecoderMethod = "DecodeMemMMImm9";
 274   string BaseOpcode = opstr;
 275   let mayLoad = 1;
 276 }
 277
 278 class SCBaseMM<string opstr, RegisterOperand RO> :
 279   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
 280          !strconcat(opstr, "\t$rt, $addr"), [], II_SC, FrmI> {
 281   let DecoderMethod = "DecodeMemMMImm12";
 282   let mayStore = 1;
 283   let Constraints = "$rt = $dst";
 284 }
 285
 286 class SCEBaseMM<string opstr, RegisterOperand RO> :
 287   InstSE<(outs RO:$dst), (ins RO:$rt, mem_simm9:$addr),
 288          !strconcat(opstr, "\t$rt, $addr"), [], II_SCE, FrmI> {
 289   let DecoderMethod = "DecodeMemMMImm9";
 290   string BaseOpcode = opstr;
 291   let mayStore = 1;
 292   let Constraints = "$rt = $dst";
 293 }
 294
 295 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 296              InstrItinClass Itin = NoItinerary, DAGOperand MO = mem_mm_12> :
 297   InstSE<(outs RO:$rt), (ins MO:$addr),
 298          !strconcat(opstr, "\t$rt, $addr"),
 299          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI, opstr> {
 300   let DecoderMethod = "DecodeMemMMImm12";
 301   let canFoldAsLoad = 1;
 302   let mayLoad = 1;
 303 }
 304
 305 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 306                  InstrItinClass Itin = NoItinerary,
 307                  SDPatternOperator OpNode = null_frag> :
 308   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 309                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 310                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 311   let isCommutable = isComm;
 312 }
 313
 314 class AndImmMM16<string opstr, RegisterOperand RO,
 315                  InstrItinClass Itin = NoItinerary> :
 316   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, uimm4_andi:$imm),
 317                   !strconcat(opstr, "\t$rd, $rs, $imm"), [], Itin, FrmI>;
 318
 319 class LogicRMM16<string opstr, RegisterOperand RO,
 320                  InstrItinClass Itin = NoItinerary,
 321                  SDPatternOperator OpNode = null_frag> :
 322   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 323          !strconcat(opstr, "\t$rt, $rs"),
 324          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 325   let isCommutable = 1;
 326   let Constraints = "$rt = $dst";
 327 }
 328
 329 class NotMM16<string opstr, RegisterOperand RO> :
 330   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 331          !strconcat(opstr, "\t$rt, $rs"),
 332          [(set RO:$rt, (not RO:$rs))], II_NOT, FrmR>;
 333
 334 class ShiftIMM16<string opstr, Operand ImmOpnd, RegisterOperand RO,
 335                  InstrItinClass Itin = NoItinerary> :
 336   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 337                   !strconcat(opstr, "\t$rd, $rt, $shamt"), [], Itin, FrmR>;
 338
 339 class LoadMM16<string opstr, DAGOperand RO,
 340                InstrItinClass Itin, Operand MemOpnd> :
 341   MicroMipsInst16<(outs RO:$rt), (ins MemOpnd:$addr),
 342                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 343   let DecoderMethod = "DecodeMemMMImm4";
 344   let canFoldAsLoad = 1;
 345   let mayLoad = 1;
 346 }
 347
 348 class StoreMM16<string opstr, DAGOperand RTOpnd, InstrItinClass Itin,
 349                 Operand MemOpnd> :
 350   MicroMipsInst16<(outs), (ins RTOpnd:$rt, MemOpnd:$addr),
 351                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 352   let DecoderMethod = "DecodeMemMMImm4";
 353   let mayStore = 1;
 354 }
 355
 356 class LoadSPMM16<string opstr, DAGOperand RO, InstrItinClass Itin,
 357                  Operand MemOpnd> :
 358   MicroMipsInst16<(outs RO:$rt), (ins MemOpnd:$offset),
 359                   !strconcat(opstr, "\t$rt, $offset"), [], Itin, FrmI> {
 360   let DecoderMethod = "DecodeMemMMSPImm5Lsl2";
 361   let canFoldAsLoad = 1;
 362   let mayLoad = 1;
 363 }
 364
 365 class StoreSPMM16<string opstr, DAGOperand RO, InstrItinClass Itin,
 366                   Operand MemOpnd> :
 367   MicroMipsInst16<(outs), (ins RO:$rt, MemOpnd:$offset),
 368                   !strconcat(opstr, "\t$rt, $offset"), [], Itin, FrmI> {
 369   let DecoderMethod = "DecodeMemMMSPImm5Lsl2";
 370   let mayStore = 1;
 371 }
 372
 373 class LoadGPMM16<string opstr, DAGOperand RO, InstrItinClass Itin,
 374                  Operand MemOpnd> :
 375   MicroMipsInst16<(outs RO:$rt), (ins MemOpnd:$offset),
 376                   !strconcat(opstr, "\t$rt, $offset"), [], Itin, FrmI> {
 377   let DecoderMethod = "DecodeMemMMGPImm7Lsl2";
 378   let canFoldAsLoad = 1;
 379   let mayLoad = 1;
 380 }
 381
 382 class AddImmUR2<string opstr, RegisterOperand RO> :
 383   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, simm3_lsa2:$imm),
 384                   !strconcat(opstr, "\t$rd, $rs, $imm"),
 385                   [], II_ADDIU, FrmR> {
 386   let isCommutable = 1;
 387 }
 388
 389 class AddImmUS5<string opstr, RegisterOperand RO> :
 390   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 391                   !strconcat(opstr, "\t$rd, $imm"), [], II_ADDIU, FrmR> {
 392   let Constraints = "$rd = $dst";
 393 }
 394
 395 class AddImmUR1SP<string opstr, RegisterOperand RO> :
 396   MicroMipsInst16<(outs RO:$rd), (ins uimm6_lsl2:$imm),
 397                   !strconcat(opstr, "\t$rd, $imm"), [], II_ADDIU, FrmR>;
 398
 399 class AddImmUSP<string opstr> :
 400   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 401                   !strconcat(opstr, "\t$imm"), [], II_ADDIU, FrmI>;
 402
 403 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 404       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 405   [], II_MFHI_MFLO, FrmR> {
 406   let Uses = [UseReg];
 407   let hasSideEffects = 0;
 408   let isMoveReg = 1;
 409 }
 410
 411 class MoveMM16<string opstr, RegisterOperand RO>
 412     :  MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 413                        !strconcat(opstr, "\t$rd, $rs"), [], II_MOVE, FrmR> {
 414   let isReMaterializable = 1;
 415   let isMoveReg = 1;
 416 }
 417
 418 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO> :
 419   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 420                   !strconcat(opstr, "\t$rd, $imm"), [], II_LI, FrmI> {
 421   let isReMaterializable = 1;
 422 }
 423
 424 // 16-bit Jump and Link (Call)
 425 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 426   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 427            [(MipsJmpLink RO:$rs)], II_JALR, FrmR> {
 428   let isCall = 1;
 429   let hasDelaySlot = 1;
 430   let Defs = [RA];
 431   let hasPostISelHook = 1;
 432 }
 433
 434 // 16-bit Jump Reg
 435 class JumpRegMM16<string opstr, RegisterOperand RO> :
 436   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 437            [], II_JR, FrmR> {
 438   let hasDelaySlot = 1;
 439   let isBranch = 1;
 440   let isIndirectBranch = 1;
 441 }
 442
 443 // Base class for JRADDIUSP instruction.
 444 class JumpRAddiuStackMM16 :
 445   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 446                   [], II_JRADDIUSP, FrmR> {
 447   let isTerminator = 1;
 448   let isBarrier = 1;
 449   let isBranch = 1;
 450   let isIndirectBranch = 1;
 451 }
 452
 453 // 16-bit Jump and Link (Call) - Short Delay Slot
 454 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 455   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 456            [], II_JALRS, FrmR> {
 457   let isCall = 1;
 458   let hasDelaySlot = 1;
 459   let Defs = [RA];
 460 }
 461
 462 // 16-bit Jump Register Compact - No delay slot
 463 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 464   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 465                   [], II_JRC, FrmR> {
 466   let isTerminator = 1;
 467   let isBarrier = 1;
 468   let isBranch = 1;
 469   let isIndirectBranch = 1;
 470 }
 471
 472 // Break16 and Sdbbp16
 473 class BrkSdbbp16MM<string opstr, InstrItinClass Itin> :
 474   MicroMipsInst16<(outs), (ins uimm4:$code_),
 475                   !strconcat(opstr, "\t$code_"),
 476                   [], Itin, FrmOther>;
 477
 478 class CBranchZeroMM<string opstr, DAGOperand opnd, RegisterOperand RO> :
 479   MicroMipsInst16<(outs), (ins RO:$rs, opnd:$offset),
 480                   !strconcat(opstr, "\t$rs, $offset"), [], II_BCCZ, FrmI> {
 481   let isBranch = 1;
 482   let isTerminator = 1;
 483   let hasDelaySlot = 1;
 484   let Defs = [AT];
 485 }
 486
 487 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 488 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 489   class JumpLinkMM<string opstr, DAGOperand opnd> :
 490     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 491            [], II_JALS, FrmJ, opstr> {
 492     let DecoderMethod = "DecodeJumpTargetMM";
 493   }
 494
 495   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 496     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 497             [], II_JALRS, FrmR>;
 498
 499   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 500                                   RegisterOperand RO> :
 501     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 502            !strconcat(opstr, "\t$rs, $offset"), [], II_BCCZALS, FrmI, opstr>;
 503 }
 504
 505 class LoadWordIndexedScaledMM<string opstr, RegisterOperand RO> :
 506   InstSE<(outs RO:$rd), (ins PtrRC:$base, PtrRC:$index),
 507          !strconcat(opstr, "\t$rd, ${index}(${base})"), [], II_LWXS, FrmFI>;
 508
 509 class PrefetchIndexed<string opstr> :
 510   InstSE<(outs), (ins PtrRC:$base, PtrRC:$index, uimm5:$hint),
 511          !strconcat(opstr, "\t$hint, ${index}(${base})"),
 512          [], II_PREF, FrmOther>;
 513
 514 class AddImmUPC<string opstr, RegisterOperand RO> :
 515   InstSE<(outs RO:$rs), (ins simm23_lsl2:$imm),
 516          !strconcat(opstr, "\t$rs, $imm"), [], II_ADDIU, FrmR>;
 517
 518 /// A list of registers used by load/store multiple instructions.
 519 def RegListAsmOperand : AsmOperandClass {
 520   let Name = "RegList";
 521   let ParserMethod = "parseRegisterList";
 522 }
 523
 524 def reglist : Operand<i32> {
 525   let EncoderMethod = "getRegisterListOpValue";
 526   let ParserMatchClass = RegListAsmOperand;
 527   let PrintMethod = "printRegisterList";
 528   let DecoderMethod = "DecodeRegListOperand";
 529 }
 530
 531 def RegList16AsmOperand : AsmOperandClass {
 532   let Name = "RegList16";
 533   let ParserMethod = "parseRegisterList";
 534   let PredicateMethod = "isRegList16";
 535   let RenderMethod = "addRegListOperands";
 536 }
 537
 538 def reglist16 : Operand<i32> {
 539   let EncoderMethod = "getRegisterListOpValue16";
 540   let DecoderMethod = "DecodeRegListOperand16";
 541   let PrintMethod = "printRegisterList";
 542   let ParserMatchClass = RegList16AsmOperand;
 543 }
 544
 545 class StoreMultMM<string opstr, InstrItinClass Itin> :
 546   InstSE<(outs), (ins reglist:$rt, mem_mm_12:$addr),
 547          !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 548   let DecoderMethod = "DecodeMemMMImm12";
 549   let mayStore = 1;
 550 }
 551
 552 class LoadMultMM<string opstr, InstrItinClass Itin> :
 553   InstSE<(outs reglist:$rt), (ins mem_mm_12:$addr),
 554           !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 555   let DecoderMethod = "DecodeMemMMImm12";
 556   let mayLoad = 1;
 557 }
 558
 559 class StoreMultMM16<string opstr, InstrItinClass Itin> :
 560   MicroMipsInst16<(outs), (ins reglist16:$rt, mem_mm_4sp:$addr),
 561                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 562   let DecoderMethod = "DecodeMemMMReglistImm4Lsl2";
 563   let mayStore = 1;
 564 }
 565
 566 class LoadMultMM16<string opstr, InstrItinClass Itin> :
 567   MicroMipsInst16<(outs reglist16:$rt), (ins mem_mm_4sp:$addr),
 568                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 569   let DecoderMethod = "DecodeMemMMReglistImm4Lsl2";
 570   let mayLoad = 1;
 571 }
 572
 573 class UncondBranchMM16<string opstr> :
 574   MicroMipsInst16<(outs), (ins brtarget10_mm:$offset),
 575                   !strconcat(opstr, "\t$offset"),
 576                   [], II_B, FrmI> {
 577   let isBranch = 1;
 578   let isTerminator = 1;
 579   let isBarrier = 1;
 580   let hasDelaySlot = 1;
 581   let Predicates = [RelocPIC, InMicroMips];
 582   let Defs = [AT];
 583 }
 584
 585 class HypcallMM<string opstr> :
 586   InstSE<(outs), (ins uimm10:$code_),
 587           !strconcat(opstr, "\t$code_"), [], II_HYPCALL, FrmOther> {
 588   let BaseOpcode = opstr;
 589 }
 590
 591 class TLBINVMM<string opstr, InstrItinClass Itin> :
 592   InstSE<(outs), (ins), opstr, [], Itin, FrmOther> {
 593   let BaseOpcode = opstr;
 594 }
 595
 596 class MfCop0MM<string opstr, RegisterOperand DstRC,
 597                RegisterOperand SrcRC, InstrItinClass Itin> :
 598   InstSE<(outs DstRC:$rt), (ins SrcRC:$rs, uimm3:$sel),
 599           !strconcat(opstr, "\t$rt, $rs, $sel"), [], Itin, FrmR> {
 600   let BaseOpcode = opstr;
 601 }
 602
 603 class MtCop0MM<string opstr, RegisterOperand DstRC,
 604                RegisterOperand SrcRC, InstrItinClass Itin> :
 605   InstSE<(outs DstRC:$rs), (ins SrcRC:$rt, uimm3:$sel),
 606           !strconcat(opstr, "\t$rt, $rs, $sel"), [], Itin, FrmR> {
 607   let BaseOpcode = opstr;
 608 }
 609
 610 let FastISelShouldIgnore = 1 in {
 611   def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 612       ARITH_FM_MM16<0>, ISA_MICROMIPS32_NOT_MIPS32R6;
 613   def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 614       LOGIC_FM_MM16<0x2>, ISA_MICROMIPS32_NOT_MIPS32R6;
 615 }
 616
 617 def ANDI16_MM : AndImmMM16<"andi16", GPRMM16Opnd, II_AND>, ANDI_FM_MM16<0x0b>,
 618                 ISA_MICROMIPS32_NOT_MIPS32R6;
 619 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>,
 620                ISA_MICROMIPS32_NOT_MIPS32R6;
 621 let FastISelShouldIgnore = 1 in
 622   def OR16_MM : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>, LOGIC_FM_MM16<0x3>,
 623                 ISA_MICROMIPS32_NOT_MIPS32R6;
 624 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, II_SLL>,
 625     SHIFT_FM_MM16<0>, ISA_MICROMIPS32_NOT_MIPS32R6;
 626 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, II_SRL>,
 627     SHIFT_FM_MM16<1>, ISA_MICROMIPS32_NOT_MIPS32R6;
 628
 629 let FastISelShouldIgnore = 1 in {
 630   def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 631                   ARITH_FM_MM16<1>, ISA_MICROMIPS32_NOT_MIPS32R6;
 632   def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 633                  LOGIC_FM_MM16<0x1>, ISA_MICROMIPS32_NOT_MIPS32R6;
 634 }
 635 def LBU16_MM : LoadMM16<"lbu16", GPRMM16Opnd, II_LBU, mem_mm_4>,
 636                LOAD_STORE_FM_MM16<0x02>, ISA_MICROMIPS;
 637 def LHU16_MM : LoadMM16<"lhu16", GPRMM16Opnd, II_LHU, mem_mm_4_lsl1>,
 638                LOAD_STORE_FM_MM16<0x0a>, ISA_MICROMIPS;
 639 def LW16_MM : LoadMM16<"lw16", GPRMM16Opnd, II_LW, mem_mm_4_lsl2>,
 640                       LOAD_STORE_FM_MM16<0x1a>, ISA_MICROMIPS;
 641 def SB16_MM : StoreMM16<"sb16", GPRMM16OpndZero, II_SB, mem_mm_4>,
 642               LOAD_STORE_FM_MM16<0x22>,
 643               ISA_MICROMIPS32_NOT_MIPS32R6;
 644 def SH16_MM : StoreMM16<"sh16", GPRMM16OpndZero, II_SH, mem_mm_4_lsl1>,
 645               LOAD_STORE_FM_MM16<0x2a>,
 646               ISA_MICROMIPS32_NOT_MIPS32R6;
 647 def SW16_MM : StoreMM16<"sw16", GPRMM16OpndZero, II_SW, mem_mm_4_lsl2>,
 648               LOAD_STORE_FM_MM16<0x3a>,
 649               ISA_MICROMIPS32_NOT_MIPS32R6;
 650 def LWGP_MM : LoadGPMM16<"lw", GPRMM16Opnd, II_LW, mem_mm_gp_simm7_lsl2>,
 651                          LOAD_GP_FM_MM16<0x19>, ISA_MICROMIPS;
 652 def LWSP_MM : LoadSPMM16<"lw", GPR32Opnd, II_LW, mem_mm_sp_imm5_lsl2>,
 653               LOAD_STORE_SP_FM_MM16<0x12>, ISA_MICROMIPS;
 654 def SWSP_MM : StoreSPMM16<"swsp", GPR32Opnd, II_SW, mem_mm_sp_imm5_lsl2>,
 655               LOAD_STORE_SP_FM_MM16<0x32>, ISA_MICROMIPS32_NOT_MIPS32R6;
 656 def ADDIUR1SP_MM : AddImmUR1SP<"addiur1sp", GPRMM16Opnd>, ADDIUR1SP_FM_MM16,
 657                    ISA_MICROMIPS;
 658 def ADDIUR2_MM : AddImmUR2<"addiur2", GPRMM16Opnd>, ADDIUR2_FM_MM16,
 659                  ISA_MICROMIPS;
 660 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16,
 661                  ISA_MICROMIPS;
 662 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16, ISA_MICROMIPS;
 663 def MFHI16_MM : MoveFromHILOMM<"mfhi16", GPR32Opnd, AC0>,
 664                 MFHILO_FM_MM16<0x10>, ISA_MICROMIPS32_NOT_MIPS32R6;
 665 def MFLO16_MM : MoveFromHILOMM<"mflo16", GPR32Opnd, AC0>,
 666                 MFHILO_FM_MM16<0x12>, ISA_MICROMIPS32_NOT_MIPS32R6;
 667 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>,
 668                 ISA_MICROMIPS32_NOT_MIPS32R6;
 669 def MOVEP_MM : MovePMM16<"movep", GPRMM16OpndMovePPairFirst,
 670                          GPRMM16OpndMovePPairSecond, GPRMM16OpndMoveP>,
 671                MOVEP_FM_MM16, ISA_MICROMIPS32_NOT_MIPS32R6;
 672 def LI16_MM : LoadImmMM16<"li16", li16_imm, GPRMM16Opnd>, LI_FM_MM16,
 673               IsAsCheapAsAMove, ISA_MICROMIPS32_NOT_MIPS32R6;
 674 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>,
 675                 ISA_MICROMIPS32_NOT_MIPS32R6;
 676 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>,
 677                  ISA_MICROMIPS32_NOT_MIPS32R6;
 678 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>,
 679                ISA_MICROMIPS32_NOT_MIPS32R6;
 680 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>,
 681                 ISA_MICROMIPS32_NOT_MIPS32R6;
 682 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>,
 683               ISA_MICROMIPS32_NOT_MIPS32R6;
 684 def BEQZ16_MM : CBranchZeroMM<"beqz16", brtarget7_mm, GPRMM16Opnd>,
 685                 BEQNEZ_FM_MM16<0x23>, ISA_MICROMIPS32_NOT_MIPS32R6;
 686 def BNEZ16_MM : CBranchZeroMM<"bnez16", brtarget7_mm, GPRMM16Opnd>,
 687                 BEQNEZ_FM_MM16<0x2b>, ISA_MICROMIPS32_NOT_MIPS32R6;
 688 def B16_MM : UncondBranchMM16<"b16">, B16_FM, ISA_MICROMIPS32_NOT_MIPS32R6;
 689 def BREAK16_MM : BrkSdbbp16MM<"break16", II_BREAK>, BRKSDBBP16_FM_MM<0x28>,
 690                  ISA_MICROMIPS32_NOT_MIPS32R6;
 691 def SDBBP16_MM : BrkSdbbp16MM<"sdbbp16", II_SDBBP>, BRKSDBBP16_FM_MM<0x2C>,
 692                  ISA_MICROMIPS32_NOT_MIPS32R6;
 693
 694 class WaitMM<string opstr> :
 695   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 696          II_WAIT, FrmOther, opstr>;
 697
 698 let DecoderNamespace = "MicroMips" in {
 699   /// Load and Store Instructions - multiple
 700   def SWM16_MM : StoreMultMM16<"swm16", II_SWM>, LWM_FM_MM16<0x5>,
 701                  ISA_MICROMIPS32_NOT_MIPS32R6;
 702   def LWM16_MM : LoadMultMM16<"lwm16", II_LWM>, LWM_FM_MM16<0x4>,
 703                  ISA_MICROMIPS32_NOT_MIPS32R6;
 704   def CFC2_MM : InstSE<(outs GPR32Opnd:$rt), (ins COP2Opnd:$impl),
 705                        "cfc2\t$rt, $impl", [], II_CFC2, FrmFR, "cfc2">,
 706                 POOL32A_CFTC2_FM_MM<0b1100110100>, ISA_MICROMIPS;
 707   def CTC2_MM : InstSE<(outs COP2Opnd:$impl), (ins GPR32Opnd:$rt),
 708                        "ctc2\t$rt, $impl", [], II_CTC2, FrmFR, "ctc2">,
 709                 POOL32A_CFTC2_FM_MM<0b1101110100>, ISA_MICROMIPS;
 710
 711   /// Compact Branch Instructions
 712   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, GPR32Opnd>,
 713                  COMPACT_BRANCH_FM_MM<0x7>, ISA_MICROMIPS32_NOT_MIPS32R6;
 714   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, GPR32Opnd>,
 715                  COMPACT_BRANCH_FM_MM<0x5>, ISA_MICROMIPS32_NOT_MIPS32R6;
 716
 717   /// Arithmetic Instructions (ALU Immediate)
 718   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, II_ADDIU>,
 719                  ADDI_FM_MM<0xc>, ISA_MICROMIPS32_NOT_MIPS32R6;
 720   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd, II_ADDI>,
 721                  ADDI_FM_MM<0x4>, ISA_MICROMIPS32_NOT_MIPS32R6;
 722   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 723                  SLTI_FM_MM<0x24>, ISA_MICROMIPS;
 724   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 725                  SLTI_FM_MM<0x2c>, ISA_MICROMIPS;
 726   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI>,
 727                  ADDI_FM_MM<0x34>, ISA_MICROMIPS32_NOT_MIPS32R6;
 728   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16,
 729                                     or>, ADDI_FM_MM<0x14>,
 730                  ISA_MICROMIPS32_NOT_MIPS32R6;
 731   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI,
 732                                     immZExt16, xor>, ADDI_FM_MM<0x1c>,
 733                  ISA_MICROMIPS32_NOT_MIPS32R6;
 734   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16_relaxed>, LUI_FM_MM,
 735                  ISA_MICROMIPS32_NOT_MIPS32R6;
 736
 737   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 738                      LW_FM_MM<0xc>, ISA_MICROMIPS;
 739
 740   /// Arithmetic Instructions (3-Operand, R-Type)
 741   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
 742                  ADD_FM_MM<0, 0x150>, ISA_MICROMIPS32_NOT_MIPS32R6;
 743   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
 744                  ADD_FM_MM<0, 0x1d0>, ISA_MICROMIPS32_NOT_MIPS32R6;
 745   let Defs = [HI0, LO0] in
 746     def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
 747                    ADD_FM_MM<0, 0x210>, ISA_MICROMIPS32_NOT_MIPS32R6;
 748   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd, 1, II_ADD>,
 749                  ADD_FM_MM<0, 0x110>, ISA_MICROMIPS32_NOT_MIPS32R6;
 750   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd, 0, II_SUB>,
 751                  ADD_FM_MM<0, 0x190>, ISA_MICROMIPS32_NOT_MIPS32R6;
 752   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>,
 753                  ISA_MICROMIPS;
 754   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 755                  ADD_FM_MM<0, 0x390>, ISA_MICROMIPS;
 756   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 757                  ADD_FM_MM<0, 0x250>, ISA_MICROMIPS32_NOT_MIPS32R6;
 758   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 759                  ADD_FM_MM<0, 0x290>, ISA_MICROMIPS32_NOT_MIPS32R6;
 760   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 761                  ADD_FM_MM<0, 0x310>, ISA_MICROMIPS32_NOT_MIPS32R6;
 762   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>,
 763                  ISA_MICROMIPS32_NOT_MIPS32R6;
 764   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 765                  MULT_FM_MM<0x22c>, ISA_MICROMIPS32_NOT_MIPS32R6;
 766   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 767                  MULT_FM_MM<0x26c>, ISA_MICROMIPS32_NOT_MIPS32R6;
 768   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 769                  MULT_FM_MM<0x2ac>, ISA_MICROMIPS32_NOT_MIPS32R6;
 770   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 771                  MULT_FM_MM<0x2ec>, ISA_MICROMIPS32_NOT_MIPS32R6;
 772
 773   /// Arithmetic Instructions with PC and Immediate
 774   def ADDIUPC_MM : AddImmUPC<"addiupc", GPRMM16Opnd>, ADDIUPC_FM_MM,
 775                    ISA_MICROMIPS32_NOT_MIPS32R6;
 776
 777   /// Shift Instructions
 778   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 779                  SRA_FM_MM<0, 0>, ISA_MICROMIPS;
 780   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 781                  SRA_FM_MM<0x40, 0>, ISA_MICROMIPS;
 782   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 783                  SRA_FM_MM<0x80, 0>, ISA_MICROMIPS;
 784   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 785                  SRLV_FM_MM<0x10, 0>, ISA_MICROMIPS;
 786   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 787                  SRLV_FM_MM<0x50, 0>, ISA_MICROMIPS;
 788   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 789                  SRLV_FM_MM<0x90, 0>, ISA_MICROMIPS;
 790   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 791                  SRA_FM_MM<0xc0, 0>, ISA_MICROMIPS {
 792     list<dag> Pattern = [(set GPR32Opnd:$rd,
 793                           (rotr GPR32Opnd:$rt, immZExt5:$shamt))];
 794   }
 795   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 796                  SRLV_FM_MM<0xd0, 0>, ISA_MICROMIPS {
 797     list<dag> Pattern = [(set GPR32Opnd:$rd,
 798                           (rotr GPR32Opnd:$rt, GPR32Opnd:$rs))];
 799   }
 800
 801   /// Load and Store Instructions - aligned
 802   let DecoderMethod = "DecodeMemMMImm16" in {
 803     def LB_MM  : LoadMemory<"lb", GPR32Opnd, mem_mm_16, sextloadi8, II_LB>,
 804                  MMRel, LW_FM_MM<0x7>, ISA_MICROMIPS;
 805     def LBu_MM : LoadMemory<"lbu", GPR32Opnd, mem_mm_16, zextloadi8, II_LBU>,
 806                  MMRel, LW_FM_MM<0x5>, ISA_MICROMIPS;
 807     def LH_MM  : LoadMemory<"lh", GPR32Opnd, mem_simmptr, sextloadi16, II_LH,
 808                             addrDefault>, MMRel, LW_FM_MM<0xf>, ISA_MICROMIPS;
 809     def LHu_MM : LoadMemory<"lhu", GPR32Opnd, mem_simmptr, zextloadi16, II_LHU>,
 810                  MMRel, LW_FM_MM<0xd>, ISA_MICROMIPS;
 811     def LW_MM  : Load<"lw", GPR32Opnd, null_frag, II_LW>, MMRel, LW_FM_MM<0x3f>,
 812                  ISA_MICROMIPS;
 813     def SB_MM  : Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel,
 814                  LW_FM_MM<0x6>, ISA_MICROMIPS;
 815     def SH_MM  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel,
 816                  LW_FM_MM<0xe>, ISA_MICROMIPS;
 817     def SW_MM  : Store<"sw", GPR32Opnd, null_frag, II_SW>, MMRel,
 818                  LW_FM_MM<0x3e>, ISA_MICROMIPS;
 819   }
 820
 821   let DecoderMethod = "DecodeMemMMImm9" in {
 822     def LBE_MM  : MMRel, Load<"lbe", GPR32Opnd, null_frag, II_LBE>,
 823                   POOL32C_LHUE_FM_MM<0x18, 0x6, 0x4>, ISA_MICROMIPS, ASE_EVA;
 824     def LBuE_MM : MMRel, Load<"lbue", GPR32Opnd, null_frag, II_LBUE>,
 825                   POOL32C_LHUE_FM_MM<0x18, 0x6, 0x0>, ISA_MICROMIPS, ASE_EVA;
 826     def LHE_MM  : MMRel, LoadMemory<"lhe", GPR32Opnd, mem_simm9, null_frag,
 827                                     II_LHE>,
 828                   POOL32C_LHUE_FM_MM<0x18, 0x6, 0x5>, ISA_MICROMIPS, ASE_EVA;
 829     def LHuE_MM : MMRel, LoadMemory<"lhue", GPR32Opnd, mem_simm9, null_frag,
 830                                     II_LHUE>,
 831                   POOL32C_LHUE_FM_MM<0x18, 0x6, 0x1>, ISA_MICROMIPS, ASE_EVA;
 832     def LWE_MM  : MMRel, LoadMemory<"lwe", GPR32Opnd, mem_simm9, null_frag,
 833                                     II_LWE>,
 834                   POOL32C_LHUE_FM_MM<0x18, 0x6, 0x7>, ISA_MICROMIPS, ASE_EVA;
 835     def SBE_MM  : MMRel, StoreMemory<"sbe", GPR32Opnd, mem_simm9, null_frag,
 836                                      II_SBE>,
 837                   POOL32C_LHUE_FM_MM<0x18, 0xa, 0x4>, ISA_MICROMIPS, ASE_EVA;
 838     def SHE_MM  : MMRel, StoreMemory<"she", GPR32Opnd, mem_simm9, null_frag,
 839                                      II_SHE>,
 840                   POOL32C_LHUE_FM_MM<0x18, 0xa, 0x5>, ISA_MICROMIPS, ASE_EVA;
 841     def SWE_MM  : MMRel, StoreMemory<"swe", GPR32Opnd, mem_simm9, null_frag,
 842                                      II_SWE>,
 843                   POOL32C_LHUE_FM_MM<0x18, 0xa, 0x7>, ISA_MICROMIPS, ASE_EVA;
 844     def LWLE_MM : MMRel, LoadLeftRightMM<"lwle", MipsLWL, GPR32Opnd, mem_mm_9,
 845                                          II_LWLE>,
 846                   POOL32C_STEVA_LDEVA_FM_MM<0x6, 0x2>,
 847                   ISA_MICROMIPS32_NOT_MIPS32R6, ASE_EVA;
 848     def LWRE_MM : MMRel, LoadLeftRightMM<"lwre", MipsLWR, GPR32Opnd, mem_mm_9,
 849                                          II_LWRE>,
 850                   POOL32C_STEVA_LDEVA_FM_MM<0x6, 0x3>,
 851                   ISA_MICROMIPS32_NOT_MIPS32R6, ASE_EVA;
 852     def SWLE_MM : MMRel, StoreLeftRightMM<"swle", MipsSWL, GPR32Opnd, mem_mm_9,
 853                                           II_SWLE>,
 854                   POOL32C_STEVA_LDEVA_FM_MM<0xa, 0x0>,
 855                   ISA_MICROMIPS32_NOT_MIPS32R6, ASE_EVA;
 856     def SWRE_MM : MMRel, StoreLeftRightMM<"swre", MipsSWR, GPR32Opnd, mem_mm_9,
 857                                           II_SWRE>,
 858                   POOL32C_STEVA_LDEVA_FM_MM<0xa, 0x1>,
 859                   ISA_MICROMIPS32_NOT_MIPS32R6, ASE_EVA;
 860   }
 861
 862   def LWXS_MM : LoadWordIndexedScaledMM<"lwxs", GPR32Opnd>, LWXS_FM_MM<0x118>,
 863                 ISA_MICROMIPS;
 864
 865   /// Load and Store Instructions - unaligned
 866   def LWL_MM : MMRel, LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12,
 867                                       II_LWL>, LWL_FM_MM<0x0>,
 868                ISA_MICROMIPS32_NOT_MIPS32R6;
 869   def LWR_MM : MMRel, LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12,
 870                                       II_LWR>, LWL_FM_MM<0x1>,
 871                ISA_MICROMIPS32_NOT_MIPS32R6;
 872   def SWL_MM : MMRel, StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12,
 873                                        II_SWL>, LWL_FM_MM<0x8>,
 874                ISA_MICROMIPS32_NOT_MIPS32R6;
 875   def SWR_MM : MMRel, StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12,
 876                                        II_SWR>, LWL_FM_MM<0x9>,
 877                ISA_MICROMIPS32_NOT_MIPS32R6;
 878
 879   /// Load and Store Instructions - multiple
 880   def SWM32_MM  : StoreMultMM<"swm32", II_SWM>, LWM_FM_MM<0xd>, ISA_MICROMIPS;
 881   def LWM32_MM  : LoadMultMM<"lwm32", II_LWM>, LWM_FM_MM<0x5>, ISA_MICROMIPS;
 882
 883   /// Load and Store Pair Instructions
 884   def SWP_MM  : StorePairMM<"swp">, LWM_FM_MM<0x9>, ISA_MICROMIPS;
 885   def LWP_MM  : LoadPairMM<"lwp">, LWM_FM_MM<0x1>, ISA_MICROMIPS;
 886
 887   /// Load and Store multiple pseudo Instructions
 888   class LoadWordMultMM<string instr_asm > :
 889     MipsAsmPseudoInst<(outs reglist:$rt), (ins mem_mm_12:$addr),
 890                       !strconcat(instr_asm, "\t$rt, $addr")> ;
 891
 892   class StoreWordMultMM<string instr_asm > :
 893     MipsAsmPseudoInst<(outs), (ins reglist:$rt, mem_mm_12:$addr),
 894                       !strconcat(instr_asm, "\t$rt, $addr")> ;
 895
 896
 897   def SWM_MM  : StoreWordMultMM<"swm">, ISA_MICROMIPS;
 898   def LWM_MM  : LoadWordMultMM<"lwm">, ISA_MICROMIPS;
 899
 900   /// Move Conditional
 901   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 902                                      II_MOVZ>, ADD_FM_MM<0, 0x58>,
 903                   ISA_MICROMIPS32_NOT_MIPS32R6;
 904   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 905                                      II_MOVN>, ADD_FM_MM<0, 0x18>,
 906                   ISA_MICROMIPS32_NOT_MIPS32R6;
 907   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT, MipsCMovFP_T>,
 908                   CMov_F_I_FM_MM<0x25>, ISA_MICROMIPS32_NOT_MIPS32R6;
 909   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF, MipsCMovFP_F>,
 910                   CMov_F_I_FM_MM<0x5>, ISA_MICROMIPS32_NOT_MIPS32R6;
 911   /// Move to/from HI/LO
 912   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 913                 MTLO_FM_MM<0x0b5>, ISA_MICROMIPS32_NOT_MIPS32R6;
 914   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 915                 MTLO_FM_MM<0x0f5>, ISA_MICROMIPS32_NOT_MIPS32R6;
 916   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 917                 MFLO_FM_MM<0x035>, ISA_MICROMIPS32_NOT_MIPS32R6;
 918   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 919                 MFLO_FM_MM<0x075>, ISA_MICROMIPS32_NOT_MIPS32R6;
 920
 921   /// Multiply Add/Sub Instructions
 922   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>,
 923                  ISA_MICROMIPS32_NOT_MIPS32R6;
 924   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>,
 925                  ISA_MICROMIPS32_NOT_MIPS32R6;
 926   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>,
 927                  ISA_MICROMIPS32_NOT_MIPS32R6;
 928   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>,
 929                  ISA_MICROMIPS32_NOT_MIPS32R6;
 930
 931   /// Count Leading
 932   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd, II_CLZ>, CLO_FM_MM<0x16c>,
 933                ISA_MICROMIPS;
 934   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd, II_CLO>, CLO_FM_MM<0x12c>,
 935                ISA_MICROMIPS;
 936
 937   /// Sign Ext In Register Instructions.
 938   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 939                SEB_FM_MM<0x0ac>, ISA_MICROMIPS;
 940   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 941                SEB_FM_MM<0x0ec>, ISA_MICROMIPS;
 942
 943   /// Word Swap Bytes Within Halfwords
 944   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd, II_WSBH>,
 945                 SEB_FM_MM<0x1ec>, ISA_MICROMIPS;
 946   // TODO: Add '0 < pos+size <= 32' constraint check to ext instruction
 947   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, uimm5_plus1, immZExt5,
 948                               immZExt5Plus1, MipsExt>, EXT_FM_MM<0x2c>,
 949                ISA_MICROMIPS32_NOT_MIPS32R6;
 950   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, uimm5_inssize_plus1,
 951                               immZExt5, immZExt5Plus1>,
 952                EXT_FM_MM<0x0c>, ISA_MICROMIPS32_NOT_MIPS32R6;
 953
 954   /// Jump Instructions
 955   let DecoderMethod = "DecodeJumpTargetMM" in {
 956     def J_MM          : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 957                         J_FM_MM<0x35>, AdditionalRequires<[RelocNotPIC]>,
 958                         IsBranch, ISA_MICROMIPS32_NOT_MIPS32R6;
 959     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>,
 960                       ISA_MICROMIPS32_NOT_MIPS32R6;
 961   }
 962
 963   let DecoderMethod = "DecodeJumpTargetXMM" in
 964     def JALX_MM     : MMRel, JumpLink<"jalx", calltarget>, J_FM_MM<0x3c>,
 965                       ISA_MICROMIPS32_NOT_MIPS32R6;
 966
 967   def JR_MM : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>,
 968               ISA_MICROMIPS32_NOT_MIPS32R6;
 969   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>,
 970                 ISA_MICROMIPS32_NOT_MIPS32R6;
 971
 972   /// Jump Instructions - Short Delay Slot
 973   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>,
 974                   ISA_MICROMIPS32_NOT_MIPS32R6;
 975   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>,
 976                   ISA_MICROMIPS32_NOT_MIPS32R6;
 977
 978   /// Branch Instructions
 979   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 980                 BEQ_FM_MM<0x25>, ISA_MICROMIPS32_NOT_MIPS32R6;
 981   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 982                 BEQ_FM_MM<0x2d>, ISA_MICROMIPS32_NOT_MIPS32R6;
 983   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 984                 BGEZ_FM_MM<0x2>, ISA_MICROMIPS32_NOT_MIPS32R6;
 985   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 986                 BGEZ_FM_MM<0x6>, ISA_MICROMIPS32_NOT_MIPS32R6;
 987   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 988                 BGEZ_FM_MM<0x4>, ISA_MICROMIPS32_NOT_MIPS32R6;
 989   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 990                 BGEZ_FM_MM<0x0>, ISA_MICROMIPS32_NOT_MIPS32R6;
 991   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 992                   BGEZAL_FM_MM<0x03>, ISA_MICROMIPS32_NOT_MIPS32R6;
 993   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 994                   BGEZAL_FM_MM<0x01>, ISA_MICROMIPS32_NOT_MIPS32R6;
 995   def BAL_BR_MM : BAL_BR_Pseudo<BGEZAL_MM, brtarget_mm>,
 996                   ISA_MICROMIPS32_NOT_MIPS32R6;
 997
 998   /// Branch Instructions - Short Delay Slot
 999   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
1000                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>,
1001                    ISA_MICROMIPS32_NOT_MIPS32R6;
1002   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
1003                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>,
1004                    ISA_MICROMIPS32_NOT_MIPS32R6;
1005   def B_MM    : UncondBranch<BEQ_MM, brtarget_mm>, IsBranch,
1006                 ISA_MICROMIPS32_NOT_MIPS32R6;
1007
1008   /// Control Instructions
1009   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM, ISA_MICROMIPS;
1010   let DecoderMethod = "DecodeSyncI_MM" in
1011     def SYNCI_MM   : MMRel, SYNCI_FT<"synci", mem_mm_16>, SYNCI_FM_MM,
1012                      ISA_MICROMIPS32_NOT_MIPS32R6;
1013   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM, ISA_MICROMIPS;
1014   def SYSCALL_MM : MMRel, SYS_FT<"syscall", uimm10, II_SYSCALL>, SYS_FM_MM,
1015                    ISA_MICROMIPS;
1016   def WAIT_MM    : MMRel, WaitMM<"wait">, WAIT_FM_MM, ISA_MICROMIPS;
1017   def ERET_MM    : MMRel, ER_FT<"eret", II_ERET>, ER_FM_MM<0x3cd>,
1018                    ISA_MICROMIPS;
1019   def DERET_MM   : MMRel, ER_FT<"deret", II_DERET>, ER_FM_MM<0x38d>,
1020                    ISA_MICROMIPS;
1021   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd, II_EI>, EI_FM_MM<0x15d>,
1022                    ISA_MICROMIPS;
1023   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd, II_DI>, EI_FM_MM<0x11d>,
1024                    ISA_MICROMIPS;
1025   def TRAP_MM    : TrapBase<BREAK_MM>, ISA_MICROMIPS;
1026
1027   /// Trap Instructions
1028   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd, uimm4, II_TEQ>, TEQ_FM_MM<0x0>,
1029                 ISA_MICROMIPS;
1030   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd, uimm4, II_TGE>, TEQ_FM_MM<0x08>,
1031                 ISA_MICROMIPS;
1032   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd, uimm4, II_TGEU>,
1033                 TEQ_FM_MM<0x10>, ISA_MICROMIPS;
1034   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd, uimm4, II_TLT>, TEQ_FM_MM<0x20>,
1035                 ISA_MICROMIPS;
1036   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd, uimm4, II_TLTU>,
1037                 TEQ_FM_MM<0x28>, ISA_MICROMIPS;
1038   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd, uimm4, II_TNE>, TEQ_FM_MM<0x30>,
1039                 ISA_MICROMIPS;
1040
1041   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd, II_TEQI>, TEQI_FM_MM<0x0e>,
1042                  ISA_MICROMIPS32_NOT_MIPS32R6;
1043   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd, II_TGEI>, TEQI_FM_MM<0x09>,
1044                  ISA_MICROMIPS32_NOT_MIPS32R6;
1045   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd, II_TGEIU>,
1046                  TEQI_FM_MM<0x0b>, ISA_MICROMIPS32_NOT_MIPS32R6;
1047   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd, II_TLTI>, TEQI_FM_MM<0x08>,
1048                  ISA_MICROMIPS32_NOT_MIPS32R6;
1049   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd, II_TTLTIU>,
1050                  TEQI_FM_MM<0x0a>, ISA_MICROMIPS32_NOT_MIPS32R6;
1051   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd, II_TNEI>, TEQI_FM_MM<0x0c>,
1052                  ISA_MICROMIPS32_NOT_MIPS32R6;
1053
1054   /// Load-linked, Store-conditional
1055   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>,
1056               ISA_MICROMIPS32_NOT_MIPS32R6;
1057   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>,
1058               ISA_MICROMIPS32_NOT_MIPS32R6;
1059
1060   def LLE_MM : MMRel, LLEBaseMM<"lle", GPR32Opnd>, LLE_FM_MM<0x6>,
1061                ISA_MICROMIPS, ASE_EVA;
1062   def SCE_MM : MMRel, SCEBaseMM<"sce", GPR32Opnd>, LLE_FM_MM<0xA>,
1063                ISA_MICROMIPS, ASE_EVA;
1064
1065   let DecoderMethod = "DecodeCacheOpMM" in {
1066     def CACHE_MM : MMRel, CacheOp<"cache", mem_mm_12, II_CACHE>,
1067                    CACHE_PREF_FM_MM<0x08, 0x6>, ISA_MICROMIPS32_NOT_MIPS32R6;
1068     def PREF_MM  : MMRel, CacheOp<"pref", mem_mm_12, II_PREF>,
1069                    CACHE_PREF_FM_MM<0x18, 0x2>, ISA_MICROMIPS32_NOT_MIPS32R6;
1070   }
1071
1072   let DecoderMethod = "DecodePrefeOpMM" in {
1073     def PREFE_MM  : MMRel, CacheOp<"prefe", mem_mm_9, II_PREFE>,
1074                     CACHE_PREFE_FM_MM<0x18, 0x2>, ISA_MICROMIPS, ASE_EVA;
1075     def CACHEE_MM : MMRel, CacheOp<"cachee", mem_mm_9, II_CACHEE>,
1076                     CACHE_PREFE_FM_MM<0x18, 0x3>, ISA_MICROMIPS, ASE_EVA;
1077   }
1078   def SSNOP_MM : MMRel, Barrier<"ssnop", II_SSNOP>, BARRIER_FM_MM<0x1>,
1079                  ISA_MICROMIPS;
1080   def EHB_MM   : MMRel, Barrier<"ehb", II_EHB>, BARRIER_FM_MM<0x3>,
1081                  ISA_MICROMIPS;
1082   def PAUSE_MM : MMRel, Barrier<"pause", II_PAUSE>, BARRIER_FM_MM<0x5>,
1083                  ISA_MICROMIPS;
1084
1085   def TLBP_MM : MMRel, TLB<"tlbp", II_TLBP>, COP0_TLB_FM_MM<0x0d>,
1086                 ISA_MICROMIPS;
1087   def TLBR_MM : MMRel, TLB<"tlbr", II_TLBR>, COP0_TLB_FM_MM<0x4d>,
1088                 ISA_MICROMIPS;
1089   def TLBWI_MM : MMRel, TLB<"tlbwi", II_TLBWI>, COP0_TLB_FM_MM<0x8d>,
1090                  ISA_MICROMIPS;
1091   def TLBWR_MM : MMRel, TLB<"tlbwr", II_TLBWR>, COP0_TLB_FM_MM<0xcd>,
1092                  ISA_MICROMIPS;
1093
1094   def SDBBP_MM : MMRel, SYS_FT<"sdbbp", uimm10, II_SDBBP>, SDBBP_FM_MM,
1095                  ISA_MICROMIPS;
1096
1097   def PREFX_MM : PrefetchIndexed<"prefx">, POOL32F_PREFX_FM_MM<0x15, 0x1A0>,
1098                  ISA_MICROMIPS32_NOT_MIPS32R6;
1099 }
1100
1101 let AdditionalPredicates = [NotDSP] in {
1102   def PseudoMULT_MM : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1103                       ISA_MICROMIPS32_NOT_MIPS32R6;
1104   def PseudoMULTu_MM : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1105                        ISA_MICROMIPS32_NOT_MIPS32R6;
1106   def PseudoMFHI_MM : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>,
1107                       ISA_MICROMIPS32_NOT_MIPS32R6;
1108   def PseudoMFLO_MM : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>,
1109                       ISA_MICROMIPS32_NOT_MIPS32R6;
1110   def PseudoMTLOHI_MM : PseudoMTLOHI<ACC64, GPR32>,
1111                         ISA_MICROMIPS32_NOT_MIPS32R6;
1112   def PseudoMADD_MM : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1113                       ISA_MICROMIPS32_NOT_MIPS32R6;
1114   def PseudoMADDU_MM : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1115                        ISA_MICROMIPS32_NOT_MIPS32R6;
1116   def PseudoMSUB_MM : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1117                       ISA_MICROMIPS32_NOT_MIPS32R6;
1118   def PseudoMSUBU_MM : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1119                        ISA_MICROMIPS32_NOT_MIPS32R6;
1120 }
1121
1122 def TAILCALL_MM : TailCall<J_MM, jmptarget_mm>,
1123                   ISA_MICROMIPS32_NOT_MIPS32R6;
1124
1125 def TAILCALLREG_MM  : TailCallReg<JRC16_MM, GPR32Opnd>,
1126                       ISA_MICROMIPS32_NOT_MIPS32R6;
1127
1128 def PseudoIndirectBranch_MM : PseudoIndirectBranchBase<JR_MM, GPR32Opnd>,
1129                               ISA_MICROMIPS32_NOT_MIPS32R6;
1130
1131 let DecoderNamespace = "MicroMips" in {
1132   def RDHWR_MM : MMRel, R6MMR6Rel, ReadHardware<GPR32Opnd, HWRegsOpnd>,
1133                  RDHWR_FM_MM, ISA_MICROMIPS32_NOT_MIPS32R6;
1134   def LWU_MM : MMRel, LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU,
1135                              mem_simm12>, LL_FM_MM<0xe>,
1136                ISA_MICROMIPS32_NOT_MIPS32R6;
1137
1138   def MFGC0_MM    : MMRel, MfCop0MM<"mfgc0", GPR32Opnd, COP0Opnd, II_MFGC0>,
1139                     POOL32A_MFTC0_FM_MM<0b10011, 0b111100>,
1140                     ISA_MICROMIPS32R5, ASE_VIRT;
1141   def MFHGC0_MM   : MMRel, MfCop0MM<"mfhgc0", GPR32Opnd, COP0Opnd, II_MFHGC0>,
1142                     POOL32A_MFTC0_FM_MM<0b10011, 0b110100>,
1143                     ISA_MICROMIPS32R5, ASE_VIRT;
1144   def MTGC0_MM    : MMRel, MtCop0MM<"mtgc0", COP0Opnd, GPR32Opnd, II_MTGC0>,
1145                     POOL32A_MFTC0_FM_MM<0b11011, 0b111100>,
1146                     ISA_MICROMIPS32R5, ASE_VIRT;
1147   def MTHGC0_MM   : MMRel, MtCop0MM<"mthgc0", COP0Opnd, GPR32Opnd, II_MTHGC0>,
1148                     POOL32A_MFTC0_FM_MM<0b11011, 0b110100>,
1149                     ISA_MICROMIPS32R5, ASE_VIRT;
1150   def HYPCALL_MM  : MMRel, HypcallMM<"hypcall">, POOL32A_HYPCALL_FM_MM,
1151                     ISA_MICROMIPS32R5, ASE_VIRT;
1152   def TLBGINV_MM  : MMRel, TLBINVMM<"tlbginv", II_TLBGINV>,
1153                     POOL32A_TLBINV_FM_MM<0x105>, ISA_MICROMIPS32R5, ASE_VIRT;
1154   def TLBGINVF_MM : MMRel, TLBINVMM<"tlbginvf", II_TLBGINVF>,
1155                     POOL32A_TLBINV_FM_MM<0x145>, ISA_MICROMIPS32R5, ASE_VIRT;
1156   def TLBGP_MM    : MMRel, TLBINVMM<"tlbgp", II_TLBGP>,
1157                     POOL32A_TLBINV_FM_MM<0x5>, ISA_MICROMIPS32R5, ASE_VIRT;
1158   def TLBGR_MM    : MMRel, TLBINVMM<"tlbgr", II_TLBGR>,
1159                     POOL32A_TLBINV_FM_MM<0x45>, ISA_MICROMIPS32R5, ASE_VIRT;
1160   def TLBGWI_MM   : MMRel, TLBINVMM<"tlbgwi", II_TLBGWI>,
1161                     POOL32A_TLBINV_FM_MM<0x85>, ISA_MICROMIPS32R5, ASE_VIRT;
1162   def TLBGWR_MM   : MMRel, TLBINVMM<"tlbgwr", II_TLBGWR>,
1163                     POOL32A_TLBINV_FM_MM<0xc5>, ISA_MICROMIPS32R5, ASE_VIRT;
1164 }
1165
1166 //===----------------------------------------------------------------------===//
1167 // MicroMips arbitrary patterns that map to one or more instructions
1168 //===----------------------------------------------------------------------===//
1169
1170 defm : MipsHiLoRelocs<LUi_MM, ADDiu_MM, ZERO, GPR32Opnd>, ISA_MICROMIPS;
1171
1172 def : MipsPat<(MipsGotHi tglobaladdr:$in), (LUi_MM tglobaladdr:$in)>,
1173       ISA_MICROMIPS;
1174 def : MipsPat<(MipsGotHi texternalsym:$in), (LUi_MM texternalsym:$in)>,
1175       ISA_MICROMIPS;
1176
1177 def : MipsPat<(MipsTlsHi tglobaltlsaddr:$in), (LUi_MM tglobaltlsaddr:$in)>,
1178       ISA_MICROMIPS;
1179
1180 // gp_rel relocs
1181 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1182               (ADDiu_MM GPR32:$gp, tglobaladdr:$in)>, ISA_MICROMIPS;
1183 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1184               (ADDiu_MM GPR32:$gp, tconstpool:$in)>, ISA_MICROMIPS;
1185
1186 def : WrapperPat<tglobaladdr, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1187 def : WrapperPat<tconstpool, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1188 def : WrapperPat<texternalsym, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1189 def : WrapperPat<tblockaddress, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1190 def : WrapperPat<tjumptable, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1191 def : WrapperPat<tglobaltlsaddr, ADDiu_MM, GPR32>, ISA_MICROMIPS;
1192
1193 def : MipsPat<(atomic_load_8 addr:$a), (LB_MM addr:$a)>, ISA_MICROMIPS;
1194 def : MipsPat<(atomic_load_16 addr:$a), (LH_MM addr:$a)>, ISA_MICROMIPS;
1195 def : MipsPat<(atomic_load_32 addr:$a), (LW_MM addr:$a)>, ISA_MICROMIPS;
1196
1197 def : MipsPat<(i32 immLi16:$imm),
1198               (LI16_MM immLi16:$imm)>, ISA_MICROMIPS;
1199
1200 defm : MaterializeImms<i32, ZERO, ADDiu_MM, LUi_MM, ORi_MM>, ISA_MICROMIPS;
1201
1202 def : MipsPat<(not GPRMM16:$in),
1203               (NOT16_MM GPRMM16:$in)>, ISA_MICROMIPS;
1204 def : MipsPat<(not GPR32:$in),
1205               (NOR_MM GPR32Opnd:$in, ZERO)>, ISA_MICROMIPS;
1206
1207 def : MipsPat<(add GPRMM16:$src, immSExtAddiur2:$imm),
1208               (ADDIUR2_MM GPRMM16:$src, immSExtAddiur2:$imm)>, ISA_MICROMIPS;
1209 def : MipsPat<(add GPR32:$src, immSExtAddius5:$imm),
1210               (ADDIUS5_MM GPR32:$src, immSExtAddius5:$imm)>, ISA_MICROMIPS;
1211 def : MipsPat<(add GPR32:$src, immSExt16:$imm),
1212               (ADDiu_MM GPR32:$src, immSExt16:$imm)>, ISA_MICROMIPS;
1213
1214 def : MipsPat<(and GPRMM16:$src, immZExtAndi16:$imm),
1215               (ANDI16_MM GPRMM16:$src, immZExtAndi16:$imm)>, ISA_MICROMIPS;
1216 def : MipsPat<(and GPR32:$src, immZExt16:$imm),
1217               (ANDi_MM GPR32:$src, immZExt16:$imm)>, ISA_MICROMIPS;
1218
1219 def : MipsPat<(shl GPRMM16:$src, immZExt2Shift:$imm),
1220               (SLL16_MM GPRMM16:$src, immZExt2Shift:$imm)>, ISA_MICROMIPS;
1221 def : MipsPat<(shl GPR32:$src, immZExt5:$imm),
1222               (SLL_MM GPR32:$src, immZExt5:$imm)>, ISA_MICROMIPS;
1223 def : MipsPat<(shl GPR32:$lhs, GPR32:$rhs),
1224               (SLLV_MM GPR32:$lhs, GPR32:$rhs)>, ISA_MICROMIPS;
1225
1226 def : MipsPat<(srl GPRMM16:$src, immZExt2Shift:$imm),
1227               (SRL16_MM GPRMM16:$src, immZExt2Shift:$imm)>, ISA_MICROMIPS;
1228 def : MipsPat<(srl GPR32:$src, immZExt5:$imm),
1229               (SRL_MM GPR32:$src, immZExt5:$imm)>, ISA_MICROMIPS;
1230 def : MipsPat<(srl GPR32:$lhs, GPR32:$rhs),
1231               (SRLV_MM GPR32:$lhs, GPR32:$rhs)>, ISA_MICROMIPS;
1232
1233 def : MipsPat<(sra GPR32:$src, immZExt5:$imm),
1234               (SRA_MM GPR32:$src, immZExt5:$imm)>, ISA_MICROMIPS;
1235 def : MipsPat<(sra GPR32:$lhs, GPR32:$rhs),
1236               (SRAV_MM GPR32:$lhs, GPR32:$rhs)>, ISA_MICROMIPS;
1237
1238 def : MipsPat<(store GPRMM16:$src, addrimm4lsl2:$addr),
1239               (SW16_MM GPRMM16:$src, addrimm4lsl2:$addr)>, ISA_MICROMIPS;
1240 def : MipsPat<(store GPR32:$src, addr:$addr),
1241               (SW_MM GPR32:$src, addr:$addr)>, ISA_MICROMIPS;
1242
1243 def : MipsPat<(load addrimm4lsl2:$addr),
1244               (LW16_MM addrimm4lsl2:$addr)>, ISA_MICROMIPS;
1245 def : MipsPat<(load addr:$addr),
1246               (LW_MM addr:$addr)>, ISA_MICROMIPS;
1247 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1248               (SUBu_MM GPR32:$lhs, GPR32:$rhs)>, ISA_MICROMIPS;
1249
1250 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu_MM addr:$src)>,
1251       ISA_MICROMIPS;
1252
1253 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu_MM addr:$src)>,
1254       ISA_MICROMIPS;
1255
1256 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu_MM addr:$src)>,
1257       ISA_MICROMIPS;
1258
1259 let AddedComplexity = 40 in
1260   def : MipsPat<(i32 (sextloadi16 addrRegImm:$a)),
1261                 (LH_MM addrRegImm:$a)>, ISA_MICROMIPS;
1262
1263
1264 def : MipsPat<(bswap GPR32:$rt), (ROTR_MM (WSBH_MM GPR32:$rt), 16)>,
1265       ISA_MICROMIPS;
1266
1267 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1268               (JAL_MM texternalsym:$dst)>, ISA_MICROMIPS32_NOT_MIPS32R6;
1269 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1270               (TAILCALL_MM tglobaladdr:$dst)>, ISA_MICROMIPS32_NOT_MIPS32R6;
1271 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1272               (TAILCALL_MM texternalsym:$dst)>, ISA_MICROMIPS32_NOT_MIPS32R6;
1273
1274 defm : BrcondPats<GPR32, BEQ_MM, BEQ_MM, BNE_MM, SLT_MM, SLTu_MM, SLTi_MM,
1275                   SLTiu_MM, ZERO>, ISA_MICROMIPS32_NOT_MIPS32R6;
1276
1277 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1278               (BLEZ_MM i32:$lhs, bb:$dst)>, ISA_MICROMIPS32_NOT_MIPS32R6;
1279 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1280               (BGEZ_MM i32:$lhs, bb:$dst)>, ISA_MICROMIPS32_NOT_MIPS32R6;
1281
1282 defm : SeteqPats<GPR32, SLTiu_MM, XOR_MM, SLTu_MM, ZERO>, ISA_MICROMIPS;
1283 defm : SetlePats<GPR32, XORi_MM, SLT_MM, SLTu_MM>, ISA_MICROMIPS;
1284 defm : SetgtPats<GPR32, SLT_MM, SLTu_MM>, ISA_MICROMIPS;
1285 defm : SetgePats<GPR32, XORi_MM, SLT_MM, SLTu_MM>, ISA_MICROMIPS;
1286 defm : SetgeImmPats<GPR32, XORi_MM, SLTi_MM, SLTiu_MM>, ISA_MICROMIPS;
1287
1288 // Select patterns
1289
1290 // Instantiation of conditional move patterns.
1291 defm : MovzPats0<GPR32, GPR32, MOVZ_I_MM, SLT_MM, SLTu_MM, SLTi_MM, SLTiu_MM>,
1292        ISA_MICROMIPS32_NOT_MIPS32R6;
1293 defm : MovzPats1<GPR32, GPR32, MOVZ_I_MM, XOR_MM>,
1294        ISA_MICROMIPS32_NOT_MIPS32R6;
1295 defm : MovzPats2<GPR32, GPR32, MOVZ_I_MM, XORi_MM>,
1296        ISA_MICROMIPS32_NOT_MIPS32R6;
1297
1298
1299 defm : MovnPats<GPR32, GPR32, MOVN_I_MM, XOR_MM>, INSN_MIPS4_32_NOT_32R6_64R6;
1300
1301 // Instantiation of conditional move patterns.
1302 defm : MovzPats0<GPR32, GPR32, MOVZ_I_MM, SLT_MM, SLTu_MM, SLTi_MM, SLTiu_MM>,
1303        ISA_MICROMIPS32_NOT_MIPS32R6;
1304 defm : MovzPats1<GPR32, GPR32, MOVZ_I_MM, XOR_MM>,
1305        ISA_MICROMIPS32_NOT_MIPS32R6;
1306 defm : MovzPats2<GPR32, GPR32, MOVZ_I_MM, XORi_MM>,
1307        ISA_MICROMIPS32_NOT_MIPS32R6;
1308
1309 defm : MovnPats<GPR32, GPR32, MOVN_I_MM, XOR_MM>, ISA_MICROMIPS32_NOT_MIPS32R6;
1310
1311 //===----------------------------------------------------------------------===//
1312 // MicroMips instruction aliases
1313 //===----------------------------------------------------------------------===//
1314
1315 class UncondBranchMMPseudo<string opstr> :
1316   MipsAsmPseudoInst<(outs), (ins brtarget_mm:$offset),
1317                     !strconcat(opstr, "\t$offset")>;
1318
1319 def B_MM_Pseudo : UncondBranchMMPseudo<"b">, ISA_MICROMIPS;
1320
1321 let EncodingPredicates = [InMicroMips] in {
1322   def SDIV_MM_Pseudo : MultDivPseudo<SDIV_MM, ACC64, GPR32Opnd, MipsDivRem,
1323                                      II_DIV, 0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1324   def UDIV_MM_Pseudo : MultDivPseudo<UDIV_MM, ACC64, GPR32Opnd, MipsDivRemU,
1325                                      II_DIVU, 0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1326
1327   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>, ISA_MICROMIPS;
1328   def : MipsInstAlias<"nop", (SLL_MM ZERO, ZERO, 0), 1>, ISA_MICROMIPS;
1329   def : MipsInstAlias<"nop", (MOVE16_MM ZERO, ZERO), 1>, ISA_MICROMIPS;
1330   def : MipsInstAlias<"ei", (EI_MM ZERO), 1>, ISA_MICROMIPS;
1331   def : MipsInstAlias<"di", (DI_MM ZERO), 1>, ISA_MICROMIPS;
1332   def : MipsInstAlias<"neg $rt, $rs",
1333                       (SUB_MM GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>,
1334         ISA_MICROMIPS32_NOT_MIPS32R6;
1335   def : MipsInstAlias<"neg $rt",
1336                       (SUB_MM GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 1>,
1337         ISA_MICROMIPS32_NOT_MIPS32R6;
1338   def : MipsInstAlias<"negu $rt, $rs",
1339                       (SUBu_MM GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>,
1340         ISA_MICROMIPS32_NOT_MIPS32R6;
1341   def : MipsInstAlias<"negu $rt",
1342                       (SUBu_MM GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 1>,
1343         ISA_MICROMIPS32_NOT_MIPS32R6;
1344   def : MipsInstAlias<"teq $rs, $rt",
1345                       (TEQ_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1346   def : MipsInstAlias<"tge $rs, $rt",
1347                       (TGE_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1348   def : MipsInstAlias<"tgeu $rs, $rt",
1349                       (TGEU_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1350   def : MipsInstAlias<"tlt $rs, $rt",
1351                       (TLT_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1352   def : MipsInstAlias<"tltu $rs, $rt",
1353                       (TLTU_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1354   def : MipsInstAlias<"tne $rs, $rt",
1355                       (TNE_MM GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1356   def : MipsInstAlias<
1357           "sgt $rd, $rs, $rt",
1358           (SLT_MM GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1359   def : MipsInstAlias<
1360           "sgt $rs, $rt",
1361           (SLT_MM GPR32Opnd:$rs, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1362   def : MipsInstAlias<
1363           "sgtu $rd, $rs, $rt",
1364           (SLTu_MM GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1365   def : MipsInstAlias<
1366           "sgtu $rs, $rt",
1367           (SLTu_MM GPR32Opnd:$rs, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1368   def : MipsInstAlias<"sll $rd, $rt, $rs",
1369                       (SLLV_MM GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1370   def : MipsInstAlias<"sra $rd, $rt, $rs",
1371                       (SRAV_MM GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1372   def : MipsInstAlias<"srl $rd, $rt, $rs",
1373                       (SRLV_MM GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1374   def : MipsInstAlias<"sll $rd, $rt",
1375                       (SLLV_MM GPR32Opnd:$rd, GPR32Opnd:$rd, GPR32Opnd:$rt), 0>;
1376   def : MipsInstAlias<"sra $rd, $rt",
1377                       (SRAV_MM GPR32Opnd:$rd, GPR32Opnd:$rd, GPR32Opnd:$rt), 0>;
1378   def : MipsInstAlias<"srl $rd, $rt",
1379                       (SRLV_MM GPR32Opnd:$rd, GPR32Opnd:$rd, GPR32Opnd:$rt), 0>;
1380   def : MipsInstAlias<"sll $rd, $shamt",
1381                       (SLL_MM GPR32Opnd:$rd, GPR32Opnd:$rd, uimm5:$shamt), 0>;
1382   def : MipsInstAlias<"sra $rd, $shamt",
1383                       (SRA_MM GPR32Opnd:$rd, GPR32Opnd:$rd, uimm5:$shamt), 0>;
1384   def : MipsInstAlias<"srl $rd, $shamt",
1385                       (SRL_MM GPR32Opnd:$rd, GPR32Opnd:$rd, uimm5:$shamt), 0>;
1386   def : MipsInstAlias<"rotr $rt, $imm",
1387                       (ROTR_MM GPR32Opnd:$rt, GPR32Opnd:$rt, uimm5:$imm), 0>;
1388   def : MipsInstAlias<"syscall", (SYSCALL_MM 0), 1>, ISA_MICROMIPS;
1389
1390   def : MipsInstAlias<"sync", (SYNC_MM 0), 1>, ISA_MICROMIPS;
1391
1392   defm : OneOrTwoOperandMacroImmediateAlias<"add", ADDi_MM>, ISA_MICROMIPS;
1393
1394   defm : OneOrTwoOperandMacroImmediateAlias<"addu", ADDiu_MM>, ISA_MICROMIPS;
1395
1396   defm : OneOrTwoOperandMacroImmediateAlias<"and", ANDi_MM>, ISA_MICROMIPS;
1397
1398   defm : OneOrTwoOperandMacroImmediateAlias<"or", ORi_MM>, ISA_MICROMIPS;
1399
1400   defm : OneOrTwoOperandMacroImmediateAlias<"xor", XORi_MM>, ISA_MICROMIPS;
1401
1402   defm : OneOrTwoOperandMacroImmediateAlias<"slt", SLTi_MM>, ISA_MICROMIPS;
1403
1404   defm : OneOrTwoOperandMacroImmediateAlias<"sltu", SLTiu_MM>, ISA_MICROMIPS;
1405
1406   def : MipsInstAlias<"not $rt, $rs",
1407                       (NOR_MM GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>,
1408         ISA_MICROMIPS32_NOT_MIPS32R6;
1409   def : MipsInstAlias<"not $rt",
1410                       (NOR_MM GPR32Opnd:$rt, GPR32Opnd:$rt, ZERO), 0>,
1411         ISA_MICROMIPS32_NOT_MIPS32R6;
1412   def : MipsInstAlias<"bnez $rs,$offset",
1413                       (BNE_MM GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>,
1414         ISA_MICROMIPS;
1415   def : MipsInstAlias<"beqz $rs,$offset",
1416                       (BEQ_MM GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>,
1417         ISA_MICROMIPS;
1418   def : MipsInstAlias<"seh $rd", (SEH_MM GPR32Opnd:$rd, GPR32Opnd:$rd), 0>,
1419                      ISA_MICROMIPS;
1420   def : MipsInstAlias<"seb $rd", (SEB_MM GPR32Opnd:$rd, GPR32Opnd:$rd), 0>,
1421                      ISA_MICROMIPS;
1422   def : MipsInstAlias<"break", (BREAK_MM 0, 0), 1>, ISA_MICROMIPS;
1423   def : MipsInstAlias<"break $imm", (BREAK_MM uimm10:$imm, 0), 1>,
1424         ISA_MICROMIPS;
1425   def : MipsInstAlias<"bal $offset", (BGEZAL_MM ZERO, brtarget_mm:$offset), 1>,
1426         ISA_MICROMIPS32_NOT_MIPS32R6;
1427
1428   def : MipsInstAlias<"j $rs", (JR_MM GPR32Opnd:$rs), 0>,
1429         ISA_MICROMIPS32_NOT_MIPS32R6;
1430 }
1431 def : MipsInstAlias<"rdhwr $rt, $rs",
1432                     (RDHWR_MM GPR32Opnd:$rt, HWRegsOpnd:$rs, 0), 1>,
1433       ISA_MICROMIPS32_NOT_MIPS32R6;
1434
1435 def : MipsInstAlias<"hypcall", (HYPCALL_MM 0), 1>,
1436                     ISA_MICROMIPS32R5, ASE_VIRT;
1437 def : MipsInstAlias<"mfgc0 $rt, $rs",
1438                     (MFGC0_MM GPR32Opnd:$rt, COP0Opnd:$rs, 0), 0>,
1439                     ISA_MICROMIPS32R5, ASE_VIRT;
1440 def : MipsInstAlias<"mfhgc0 $rt, $rs",
1441                     (MFHGC0_MM GPR32Opnd:$rt, COP0Opnd:$rs, 0), 0>,
1442                     ISA_MICROMIPS32R5, ASE_VIRT;
1443 def : MipsInstAlias<"mtgc0 $rt, $rs",
1444                     (MTGC0_MM COP0Opnd:$rs, GPR32Opnd:$rt, 0), 0>,
1445                     ISA_MICROMIPS32R5, ASE_VIRT;
1446 def : MipsInstAlias<"mthgc0 $rt, $rs",
1447                     (MTHGC0_MM COP0Opnd:$rs, GPR32Opnd:$rt, 0), 0>,
1448                     ISA_MICROMIPS32R5, ASE_VIRT;
1449 def : MipsInstAlias<"sw $rt, $offset",
1450                     (SWSP_MM GPR32Opnd:$rt, mem_mm_sp_imm5_lsl2:$offset), 1>,
1451                     ISA_MICROMIPS;