llvm/test/CodeGen/RISCV/GlobalISel/rv64zbb-zbkb.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv64 -global-isel -verify-machineinstrs < %s \
   3 ; RUN:   | FileCheck %s -check-prefixes=CHECK,RV64I
   4 ; RUN: llc -mtriple=riscv64 -global-isel -mattr=+zbb -verify-machineinstrs < %s \
   5 ; RUN:   | FileCheck %s -check-prefixes=CHECK,RV64ZBB-ZBKB,RV64ZBB
   6 ; RUN: llc -mtriple=riscv64 -global-isel -mattr=+zbkb -verify-machineinstrs < %s \
   7 ; RUN:   | FileCheck %s -check-prefixes=CHECK,RV64ZBB-ZBKB,RV64ZBKB
   8
   9 define signext i32 @andn_i32(i32 signext %a, i32 signext %b) nounwind {
  10 ; RV64I-LABEL: andn_i32:
  11 ; RV64I:       # %bb.0:
  12 ; RV64I-NEXT:    not a1, a1
  13 ; RV64I-NEXT:    and a0, a1, a0
  14 ; RV64I-NEXT:    ret
  15 ;
  16 ; RV64ZBB-ZBKB-LABEL: andn_i32:
  17 ; RV64ZBB-ZBKB:       # %bb.0:
  18 ; RV64ZBB-ZBKB-NEXT:    andn a0, a0, a1
  19 ; RV64ZBB-ZBKB-NEXT:    ret
  20   %neg = xor i32 %b, -1
  21   %and = and i32 %neg, %a
  22   ret i32 %and
  23 }
  24
  25 define i64 @andn_i64(i64 %a, i64 %b) nounwind {
  26 ; RV64I-LABEL: andn_i64:
  27 ; RV64I:       # %bb.0:
  28 ; RV64I-NEXT:    not a1, a1
  29 ; RV64I-NEXT:    and a0, a1, a0
  30 ; RV64I-NEXT:    ret
  31 ;
  32 ; RV64ZBB-ZBKB-LABEL: andn_i64:
  33 ; RV64ZBB-ZBKB:       # %bb.0:
  34 ; RV64ZBB-ZBKB-NEXT:    andn a0, a0, a1
  35 ; RV64ZBB-ZBKB-NEXT:    ret
  36   %neg = xor i64 %b, -1
  37   %and = and i64 %neg, %a
  38   ret i64 %and
  39 }
  40
  41 define signext i32 @orn_i32(i32 signext %a, i32 signext %b) nounwind {
  42 ; RV64I-LABEL: orn_i32:
  43 ; RV64I:       # %bb.0:
  44 ; RV64I-NEXT:    not a1, a1
  45 ; RV64I-NEXT:    or a0, a1, a0
  46 ; RV64I-NEXT:    ret
  47 ;
  48 ; RV64ZBB-ZBKB-LABEL: orn_i32:
  49 ; RV64ZBB-ZBKB:       # %bb.0:
  50 ; RV64ZBB-ZBKB-NEXT:    orn a0, a0, a1
  51 ; RV64ZBB-ZBKB-NEXT:    ret
  52   %neg = xor i32 %b, -1
  53   %or = or i32 %neg, %a
  54   ret i32 %or
  55 }
  56
  57 define i64 @orn_i64(i64 %a, i64 %b) nounwind {
  58 ; RV64I-LABEL: orn_i64:
  59 ; RV64I:       # %bb.0:
  60 ; RV64I-NEXT:    not a1, a1
  61 ; RV64I-NEXT:    or a0, a1, a0
  62 ; RV64I-NEXT:    ret
  63 ;
  64 ; RV64ZBB-ZBKB-LABEL: orn_i64:
  65 ; RV64ZBB-ZBKB:       # %bb.0:
  66 ; RV64ZBB-ZBKB-NEXT:    orn a0, a0, a1
  67 ; RV64ZBB-ZBKB-NEXT:    ret
  68   %neg = xor i64 %b, -1
  69   %or = or i64 %neg, %a
  70   ret i64 %or
  71 }
  72
  73 define signext i32 @xnor_i32(i32 signext %a, i32 signext %b) nounwind {
  74 ; RV64I-LABEL: xnor_i32:
  75 ; RV64I:       # %bb.0:
  76 ; RV64I-NEXT:    not a0, a0
  77 ; RV64I-NEXT:    xor a0, a0, a1
  78 ; RV64I-NEXT:    ret
  79 ;
  80 ; RV64ZBB-ZBKB-LABEL: xnor_i32:
  81 ; RV64ZBB-ZBKB:       # %bb.0:
  82 ; RV64ZBB-ZBKB-NEXT:    xnor a0, a0, a1
  83 ; RV64ZBB-ZBKB-NEXT:    ret
  84   %neg = xor i32 %a, -1
  85   %xor = xor i32 %neg, %b
  86   ret i32 %xor
  87 }
  88
  89 define i64 @xnor_i64(i64 %a, i64 %b) nounwind {
  90 ; RV64I-LABEL: xnor_i64:
  91 ; RV64I:       # %bb.0:
  92 ; RV64I-NEXT:    not a0, a0
  93 ; RV64I-NEXT:    xor a0, a0, a1
  94 ; RV64I-NEXT:    ret
  95 ;
  96 ; RV64ZBB-ZBKB-LABEL: xnor_i64:
  97 ; RV64ZBB-ZBKB:       # %bb.0:
  98 ; RV64ZBB-ZBKB-NEXT:    xnor a0, a0, a1
  99 ; RV64ZBB-ZBKB-NEXT:    ret
 100   %neg = xor i64 %a, -1
 101   %xor = xor i64 %neg, %b
 102   ret i64 %xor
 103 }
 104
 105 declare i32 @llvm.fshl.i32(i32, i32, i32)
 106
 107 define signext i32 @rol_i32(i32 signext %a, i32 signext %b) nounwind {
 108 ; RV64I-LABEL: rol_i32:
 109 ; RV64I:       # %bb.0:
 110 ; RV64I-NEXT:    neg a2, a1
 111 ; RV64I-NEXT:    andi a1, a1, 31
 112 ; RV64I-NEXT:    sllw a1, a0, a1
 113 ; RV64I-NEXT:    andi a2, a2, 31
 114 ; RV64I-NEXT:    srlw a0, a0, a2
 115 ; RV64I-NEXT:    or a0, a1, a0
 116 ; RV64I-NEXT:    ret
 117 ;
 118 ; RV64ZBB-ZBKB-LABEL: rol_i32:
 119 ; RV64ZBB-ZBKB:       # %bb.0:
 120 ; RV64ZBB-ZBKB-NEXT:    rolw a0, a0, a1
 121 ; RV64ZBB-ZBKB-NEXT:    ret
 122   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 %b)
 123   ret i32 %1
 124 }
 125
 126 ; Similar to rol_i32, but doesn't sign extend the result.
 127 define void @rol_i32_nosext(i32 signext %a, i32 signext %b, ptr %x) nounwind {
 128 ; RV64I-LABEL: rol_i32_nosext:
 129 ; RV64I:       # %bb.0:
 130 ; RV64I-NEXT:    neg a3, a1
 131 ; RV64I-NEXT:    andi a1, a1, 31
 132 ; RV64I-NEXT:    sllw a1, a0, a1
 133 ; RV64I-NEXT:    andi a3, a3, 31
 134 ; RV64I-NEXT:    srlw a0, a0, a3
 135 ; RV64I-NEXT:    or a0, a1, a0
 136 ; RV64I-NEXT:    sw a0, 0(a2)
 137 ; RV64I-NEXT:    ret
 138 ;
 139 ; RV64ZBB-ZBKB-LABEL: rol_i32_nosext:
 140 ; RV64ZBB-ZBKB:       # %bb.0:
 141 ; RV64ZBB-ZBKB-NEXT:    rolw a0, a0, a1
 142 ; RV64ZBB-ZBKB-NEXT:    sw a0, 0(a2)
 143 ; RV64ZBB-ZBKB-NEXT:    ret
 144   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 %b)
 145   store i32 %1, ptr %x
 146   ret void
 147 }
 148
 149 define signext i32 @rol_i32_neg_constant_rhs(i32 signext %a) nounwind {
 150 ; RV64I-LABEL: rol_i32_neg_constant_rhs:
 151 ; RV64I:       # %bb.0:
 152 ; RV64I-NEXT:    li a1, -2
 153 ; RV64I-NEXT:    neg a2, a0
 154 ; RV64I-NEXT:    andi a0, a0, 31
 155 ; RV64I-NEXT:    sllw a0, a1, a0
 156 ; RV64I-NEXT:    andi a2, a2, 31
 157 ; RV64I-NEXT:    srlw a1, a1, a2
 158 ; RV64I-NEXT:    or a0, a0, a1
 159 ; RV64I-NEXT:    ret
 160 ;
 161 ; RV64ZBB-ZBKB-LABEL: rol_i32_neg_constant_rhs:
 162 ; RV64ZBB-ZBKB:       # %bb.0:
 163 ; RV64ZBB-ZBKB-NEXT:    li a1, -2
 164 ; RV64ZBB-ZBKB-NEXT:    rolw a0, a1, a0
 165 ; RV64ZBB-ZBKB-NEXT:    ret
 166   %1 = tail call i32 @llvm.fshl.i32(i32 -2, i32 -2, i32 %a)
 167   ret i32 %1
 168 }
 169
 170 declare i64 @llvm.fshl.i64(i64, i64, i64)
 171
 172 define i64 @rol_i64(i64 %a, i64 %b) nounwind {
 173 ; RV64I-LABEL: rol_i64:
 174 ; RV64I:       # %bb.0:
 175 ; RV64I-NEXT:    neg a2, a1
 176 ; RV64I-NEXT:    sll a1, a0, a1
 177 ; RV64I-NEXT:    srl a0, a0, a2
 178 ; RV64I-NEXT:    or a0, a1, a0
 179 ; RV64I-NEXT:    ret
 180 ;
 181 ; RV64ZBB-ZBKB-LABEL: rol_i64:
 182 ; RV64ZBB-ZBKB:       # %bb.0:
 183 ; RV64ZBB-ZBKB-NEXT:    rol a0, a0, a1
 184 ; RV64ZBB-ZBKB-NEXT:    ret
 185   %or = tail call i64 @llvm.fshl.i64(i64 %a, i64 %a, i64 %b)
 186   ret i64 %or
 187 }
 188
 189 declare i32 @llvm.fshr.i32(i32, i32, i32)
 190
 191 define signext i32 @ror_i32(i32 signext %a, i32 signext %b) nounwind {
 192 ; RV64I-LABEL: ror_i32:
 193 ; RV64I:       # %bb.0:
 194 ; RV64I-NEXT:    neg a2, a1
 195 ; RV64I-NEXT:    andi a1, a1, 31
 196 ; RV64I-NEXT:    srlw a1, a0, a1
 197 ; RV64I-NEXT:    andi a2, a2, 31
 198 ; RV64I-NEXT:    sllw a0, a0, a2
 199 ; RV64I-NEXT:    or a0, a1, a0
 200 ; RV64I-NEXT:    ret
 201 ;
 202 ; RV64ZBB-ZBKB-LABEL: ror_i32:
 203 ; RV64ZBB-ZBKB:       # %bb.0:
 204 ; RV64ZBB-ZBKB-NEXT:    rorw a0, a0, a1
 205 ; RV64ZBB-ZBKB-NEXT:    ret
 206   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 %b)
 207   ret i32 %1
 208 }
 209
 210 ; Similar to ror_i32, but doesn't sign extend the result.
 211 define void @ror_i32_nosext(i32 signext %a, i32 signext %b, ptr %x) nounwind {
 212 ; RV64I-LABEL: ror_i32_nosext:
 213 ; RV64I:       # %bb.0:
 214 ; RV64I-NEXT:    neg a3, a1
 215 ; RV64I-NEXT:    andi a1, a1, 31
 216 ; RV64I-NEXT:    srlw a1, a0, a1
 217 ; RV64I-NEXT:    andi a3, a3, 31
 218 ; RV64I-NEXT:    sllw a0, a0, a3
 219 ; RV64I-NEXT:    or a0, a1, a0
 220 ; RV64I-NEXT:    sw a0, 0(a2)
 221 ; RV64I-NEXT:    ret
 222 ;
 223 ; RV64ZBB-ZBKB-LABEL: ror_i32_nosext:
 224 ; RV64ZBB-ZBKB:       # %bb.0:
 225 ; RV64ZBB-ZBKB-NEXT:    rorw a0, a0, a1
 226 ; RV64ZBB-ZBKB-NEXT:    sw a0, 0(a2)
 227 ; RV64ZBB-ZBKB-NEXT:    ret
 228   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 %b)
 229   store i32 %1, ptr %x
 230   ret void
 231 }
 232
 233 define signext i32 @ror_i32_neg_constant_rhs(i32 signext %a) nounwind {
 234 ; RV64I-LABEL: ror_i32_neg_constant_rhs:
 235 ; RV64I:       # %bb.0:
 236 ; RV64I-NEXT:    li a1, -2
 237 ; RV64I-NEXT:    neg a2, a0
 238 ; RV64I-NEXT:    andi a0, a0, 31
 239 ; RV64I-NEXT:    srlw a0, a1, a0
 240 ; RV64I-NEXT:    andi a2, a2, 31
 241 ; RV64I-NEXT:    sllw a1, a1, a2
 242 ; RV64I-NEXT:    or a0, a0, a1
 243 ; RV64I-NEXT:    ret
 244 ;
 245 ; RV64ZBB-ZBKB-LABEL: ror_i32_neg_constant_rhs:
 246 ; RV64ZBB-ZBKB:       # %bb.0:
 247 ; RV64ZBB-ZBKB-NEXT:    li a1, -2
 248 ; RV64ZBB-ZBKB-NEXT:    rorw a0, a1, a0
 249 ; RV64ZBB-ZBKB-NEXT:    ret
 250   %1 = tail call i32 @llvm.fshr.i32(i32 -2, i32 -2, i32 %a)
 251   ret i32 %1
 252 }
 253
 254 declare i64 @llvm.fshr.i64(i64, i64, i64)
 255
 256 define i64 @ror_i64(i64 %a, i64 %b) nounwind {
 257 ; RV64I-LABEL: ror_i64:
 258 ; RV64I:       # %bb.0:
 259 ; RV64I-NEXT:    neg a2, a1
 260 ; RV64I-NEXT:    srl a1, a0, a1
 261 ; RV64I-NEXT:    sll a0, a0, a2
 262 ; RV64I-NEXT:    or a0, a1, a0
 263 ; RV64I-NEXT:    ret
 264 ;
 265 ; RV64ZBB-ZBKB-LABEL: ror_i64:
 266 ; RV64ZBB-ZBKB:       # %bb.0:
 267 ; RV64ZBB-ZBKB-NEXT:    ror a0, a0, a1
 268 ; RV64ZBB-ZBKB-NEXT:    ret
 269   %or = tail call i64 @llvm.fshr.i64(i64 %a, i64 %a, i64 %b)
 270   ret i64 %or
 271 }
 272
 273 define signext i32 @rori_i32_fshl(i32 signext %a) nounwind {
 274 ; RV64I-LABEL: rori_i32_fshl:
 275 ; RV64I:       # %bb.0:
 276 ; RV64I-NEXT:    slliw a1, a0, 31
 277 ; RV64I-NEXT:    srliw a0, a0, 1
 278 ; RV64I-NEXT:    or a0, a1, a0
 279 ; RV64I-NEXT:    ret
 280 ;
 281 ; RV64ZBB-ZBKB-LABEL: rori_i32_fshl:
 282 ; RV64ZBB-ZBKB:       # %bb.0:
 283 ; RV64ZBB-ZBKB-NEXT:    roriw a0, a0, 1
 284 ; RV64ZBB-ZBKB-NEXT:    ret
 285   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 31)
 286   ret i32 %1
 287 }
 288
 289 ; Similar to rori_i32_fshl, but doesn't sign extend the result.
 290 define void @rori_i32_fshl_nosext(i32 signext %a, ptr %x) nounwind {
 291 ; RV64I-LABEL: rori_i32_fshl_nosext:
 292 ; RV64I:       # %bb.0:
 293 ; RV64I-NEXT:    slli a2, a0, 31
 294 ; RV64I-NEXT:    srliw a0, a0, 1
 295 ; RV64I-NEXT:    or a0, a2, a0
 296 ; RV64I-NEXT:    sw a0, 0(a1)
 297 ; RV64I-NEXT:    ret
 298 ;
 299 ; RV64ZBB-ZBKB-LABEL: rori_i32_fshl_nosext:
 300 ; RV64ZBB-ZBKB:       # %bb.0:
 301 ; RV64ZBB-ZBKB-NEXT:    roriw a0, a0, 1
 302 ; RV64ZBB-ZBKB-NEXT:    sw a0, 0(a1)
 303 ; RV64ZBB-ZBKB-NEXT:    ret
 304   %1 = tail call i32 @llvm.fshl.i32(i32 %a, i32 %a, i32 31)
 305   store i32 %1, ptr %x
 306   ret void
 307 }
 308
 309 define signext i32 @rori_i32_fshr(i32 signext %a) nounwind {
 310 ; RV64I-LABEL: rori_i32_fshr:
 311 ; RV64I:       # %bb.0:
 312 ; RV64I-NEXT:    srliw a1, a0, 31
 313 ; RV64I-NEXT:    slliw a0, a0, 1
 314 ; RV64I-NEXT:    or a0, a1, a0
 315 ; RV64I-NEXT:    ret
 316 ;
 317 ; RV64ZBB-ZBKB-LABEL: rori_i32_fshr:
 318 ; RV64ZBB-ZBKB:       # %bb.0:
 319 ; RV64ZBB-ZBKB-NEXT:    roriw a0, a0, 31
 320 ; RV64ZBB-ZBKB-NEXT:    ret
 321   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 31)
 322   ret i32 %1
 323 }
 324
 325 ; Similar to rori_i32_fshr, but doesn't sign extend the result.
 326 define void @rori_i32_fshr_nosext(i32 signext %a, ptr %x) nounwind {
 327 ; RV64I-LABEL: rori_i32_fshr_nosext:
 328 ; RV64I:       # %bb.0:
 329 ; RV64I-NEXT:    srliw a2, a0, 31
 330 ; RV64I-NEXT:    slli a0, a0, 1
 331 ; RV64I-NEXT:    or a0, a2, a0
 332 ; RV64I-NEXT:    sw a0, 0(a1)
 333 ; RV64I-NEXT:    ret
 334 ;
 335 ; RV64ZBB-ZBKB-LABEL: rori_i32_fshr_nosext:
 336 ; RV64ZBB-ZBKB:       # %bb.0:
 337 ; RV64ZBB-ZBKB-NEXT:    roriw a0, a0, 31
 338 ; RV64ZBB-ZBKB-NEXT:    sw a0, 0(a1)
 339 ; RV64ZBB-ZBKB-NEXT:    ret
 340   %1 = tail call i32 @llvm.fshr.i32(i32 %a, i32 %a, i32 31)
 341   store i32 %1, ptr %x
 342   ret void
 343 }
 344
 345 ; This test is similar to the type legalized version of the fshl/fshr tests, but
 346 ; instead of having the same input to both shifts it has different inputs. Make
 347 ; sure we don't match it as a roriw.
 348 define signext i32 @not_rori_i32(i32 signext %x, i32 signext %y) nounwind {
 349 ; CHECK-LABEL: not_rori_i32:
 350 ; CHECK:       # %bb.0:
 351 ; CHECK-NEXT:    slliw a0, a0, 31
 352 ; CHECK-NEXT:    srliw a1, a1, 1
 353 ; CHECK-NEXT:    or a0, a0, a1
 354 ; CHECK-NEXT:    ret
 355   %a = shl i32 %x, 31
 356   %b = lshr i32 %y, 1
 357   %c = or i32 %a, %b
 358   ret i32 %c
 359 }
 360
 361 ; This is similar to the type legalized roriw pattern, but the and mask is more
 362 ; than 32 bits so the lshr doesn't shift zeroes into the lower 32 bits. Make
 363 ; sure we don't match it to roriw.
 364 define i64 @roriw_bug(i64 %x) nounwind {
 365 ; CHECK-LABEL: roriw_bug:
 366 ; CHECK:       # %bb.0:
 367 ; CHECK-NEXT:    andi a1, a0, -2
 368 ; CHECK-NEXT:    srli a2, a1, 1
 369 ; CHECK-NEXT:    slli a0, a0, 63
 370 ; CHECK-NEXT:    slli a2, a2, 32
 371 ; CHECK-NEXT:    or a0, a0, a2
 372 ; CHECK-NEXT:    srai a0, a0, 32
 373 ; CHECK-NEXT:    xor a0, a1, a0
 374 ; CHECK-NEXT:    ret
 375   %a = shl i64 %x, 31
 376   %b = and i64 %x, 18446744073709551614
 377   %c = lshr i64 %b, 1
 378   %d = or i64 %a, %c
 379   %e = shl i64 %d, 32
 380   %f = ashr i64 %e, 32
 381   %g = xor i64 %b, %f ; to increase the use count on %b to disable SimplifyDemandedBits.
 382   ret i64 %g
 383 }
 384
 385 define i64 @rori_i64_fshl(i64 %a) nounwind {
 386 ; RV64I-LABEL: rori_i64_fshl:
 387 ; RV64I:       # %bb.0:
 388 ; RV64I-NEXT:    slli a1, a0, 63
 389 ; RV64I-NEXT:    srli a0, a0, 1
 390 ; RV64I-NEXT:    or a0, a1, a0
 391 ; RV64I-NEXT:    ret
 392 ;
 393 ; RV64ZBB-ZBKB-LABEL: rori_i64_fshl:
 394 ; RV64ZBB-ZBKB:       # %bb.0:
 395 ; RV64ZBB-ZBKB-NEXT:    rori a0, a0, 1
 396 ; RV64ZBB-ZBKB-NEXT:    ret
 397   %1 = tail call i64 @llvm.fshl.i64(i64 %a, i64 %a, i64 63)
 398   ret i64 %1
 399 }
 400
 401 define i64 @rori_i64_fshr(i64 %a) nounwind {
 402 ; RV64I-LABEL: rori_i64_fshr:
 403 ; RV64I:       # %bb.0:
 404 ; RV64I-NEXT:    srli a1, a0, 63
 405 ; RV64I-NEXT:    slli a0, a0, 1
 406 ; RV64I-NEXT:    or a0, a1, a0
 407 ; RV64I-NEXT:    ret
 408 ;
 409 ; RV64ZBB-ZBKB-LABEL: rori_i64_fshr:
 410 ; RV64ZBB-ZBKB:       # %bb.0:
 411 ; RV64ZBB-ZBKB-NEXT:    rori a0, a0, 63
 412 ; RV64ZBB-ZBKB-NEXT:    ret
 413   %1 = tail call i64 @llvm.fshr.i64(i64 %a, i64 %a, i64 63)
 414   ret i64 %1
 415 }
 416
 417 define i8 @srli_i8(i8 %a) nounwind {
 418 ; CHECK-LABEL: srli_i8:
 419 ; CHECK:       # %bb.0:
 420 ; CHECK-NEXT:    andi a0, a0, 255
 421 ; CHECK-NEXT:    srli a0, a0, 6
 422 ; CHECK-NEXT:    ret
 423   %1 = lshr i8 %a, 6
 424   ret i8 %1
 425 }
 426
 427 ; FIXME: We should use slli+srai with Zbb for better compression.
 428 define i8 @srai_i8(i8 %a) nounwind {
 429 ; RV64I-LABEL: srai_i8:
 430 ; RV64I:       # %bb.0:
 431 ; RV64I-NEXT:    slli a0, a0, 56
 432 ; RV64I-NEXT:    srai a0, a0, 61
 433 ; RV64I-NEXT:    ret
 434 ;
 435 ; RV64ZBB-LABEL: srai_i8:
 436 ; RV64ZBB:       # %bb.0:
 437 ; RV64ZBB-NEXT:    sext.b a0, a0
 438 ; RV64ZBB-NEXT:    srai a0, a0, 5
 439 ; RV64ZBB-NEXT:    ret
 440 ;
 441 ; RV64ZBKB-LABEL: srai_i8:
 442 ; RV64ZBKB:       # %bb.0:
 443 ; RV64ZBKB-NEXT:    slli a0, a0, 56
 444 ; RV64ZBKB-NEXT:    srai a0, a0, 61
 445 ; RV64ZBKB-NEXT:    ret
 446   %1 = ashr i8 %a, 5
 447   ret i8 %1
 448 }
 449
 450 ; FIXME: We should use slli+srli.
 451 define i16 @srli_i16(i16 %a) nounwind {
 452 ; RV64I-LABEL: srli_i16:
 453 ; RV64I:       # %bb.0:
 454 ; RV64I-NEXT:    lui a1, 16
 455 ; RV64I-NEXT:    addiw a1, a1, -1
 456 ; RV64I-NEXT:    and a0, a0, a1
 457 ; RV64I-NEXT:    srli a0, a0, 6
 458 ; RV64I-NEXT:    ret
 459 ;
 460 ; RV64ZBB-ZBKB-LABEL: srli_i16:
 461 ; RV64ZBB-ZBKB:       # %bb.0:
 462 ; RV64ZBB-ZBKB-NEXT:    zext.h a0, a0
 463 ; RV64ZBB-ZBKB-NEXT:    srli a0, a0, 6
 464 ; RV64ZBB-ZBKB-NEXT:    ret
 465   %1 = lshr i16 %a, 6
 466   ret i16 %1
 467 }
 468
 469 ; FIXME: We should use slli+srai with Zbb for better compression.
 470 define i16 @srai_i16(i16 %a) nounwind {
 471 ; RV64I-LABEL: srai_i16:
 472 ; RV64I:       # %bb.0:
 473 ; RV64I-NEXT:    slli a0, a0, 48
 474 ; RV64I-NEXT:    srai a0, a0, 57
 475 ; RV64I-NEXT:    ret
 476 ;
 477 ; RV64ZBB-LABEL: srai_i16:
 478 ; RV64ZBB:       # %bb.0:
 479 ; RV64ZBB-NEXT:    sext.h a0, a0
 480 ; RV64ZBB-NEXT:    srai a0, a0, 9
 481 ; RV64ZBB-NEXT:    ret
 482 ;
 483 ; RV64ZBKB-LABEL: srai_i16:
 484 ; RV64ZBKB:       # %bb.0:
 485 ; RV64ZBKB-NEXT:    slli a0, a0, 48
 486 ; RV64ZBKB-NEXT:    srai a0, a0, 57
 487 ; RV64ZBKB-NEXT:    ret
 488   %1 = ashr i16 %a, 9
 489   ret i16 %1
 490 }