llvm/lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // AArch64 Instruction definitions.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 //===----------------------------------------------------------------------===//
  14 // ARM Instruction Predicate Definitions.
  15 //
  16 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
  17                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
  18 def HasV8_2a         : Predicate<"Subtarget->hasV8_2aOps()">,
  19                                  AssemblerPredicate<"HasV8_2aOps", "armv8.2a">;
  20 def HasV8_3a         : Predicate<"Subtarget->hasV8_3aOps()">,
  21                                  AssemblerPredicate<"HasV8_3aOps", "armv8.3a">;
  22 def HasV8_4a         : Predicate<"Subtarget->hasV8_4aOps()">,
  23                                  AssemblerPredicate<"HasV8_4aOps", "armv8.4a">;
  24 def HasV8_5a         : Predicate<"Subtarget->hasV8_5aOps()">,
  25                                  AssemblerPredicate<"HasV8_5aOps", "armv8.5a">;
  26 def HasVH            : Predicate<"Subtarget->hasVH()">,
  27                        AssemblerPredicate<"FeatureVH", "vh">;
  28
  29 def HasLOR           : Predicate<"Subtarget->hasLOR()">,
  30                        AssemblerPredicate<"FeatureLOR", "lor">;
  31
  32 def HasPA            : Predicate<"Subtarget->hasPA()">,
  33                        AssemblerPredicate<"FeaturePA", "pa">;
  34
  35 def HasJS            : Predicate<"Subtarget->hasJS()">,
  36                        AssemblerPredicate<"FeatureJS", "jsconv">;
  37
  38 def HasCCIDX         : Predicate<"Subtarget->hasCCIDX()">,
  39                        AssemblerPredicate<"FeatureCCIDX", "ccidx">;
  40
  41 def HasComplxNum      : Predicate<"Subtarget->hasComplxNum()">,
  42                        AssemblerPredicate<"FeatureComplxNum", "complxnum">;
  43
  44 def HasNV            : Predicate<"Subtarget->hasNV()">,
  45                        AssemblerPredicate<"FeatureNV", "nv">;
  46
  47 def HasRASv8_4       : Predicate<"Subtarget->hasRASv8_4()">,
  48                        AssemblerPredicate<"FeatureRASv8_4", "rasv8_4">;
  49
  50 def HasMPAM          : Predicate<"Subtarget->hasMPAM()">,
  51                        AssemblerPredicate<"FeatureMPAM", "mpam">;
  52
  53 def HasDIT           : Predicate<"Subtarget->hasDIT()">,
  54                        AssemblerPredicate<"FeatureDIT", "dit">;
  55
  56 def HasTRACEV8_4         : Predicate<"Subtarget->hasTRACEV8_4()">,
  57                        AssemblerPredicate<"FeatureTRACEV8_4", "tracev8.4">;
  58
  59 def HasAM            : Predicate<"Subtarget->hasAM()">,
  60                        AssemblerPredicate<"FeatureAM", "am">;
  61
  62 def HasSEL2          : Predicate<"Subtarget->hasSEL2()">,
  63                        AssemblerPredicate<"FeatureSEL2", "sel2">;
  64
  65 def HasPMU           : Predicate<"Subtarget->hasPMU()">,
  66                        AssemblerPredicate<"FeaturePMU", "pmu">;
  67
  68 def HasTLB_RMI          : Predicate<"Subtarget->hasTLB_RMI()">,
  69                        AssemblerPredicate<"FeatureTLB_RMI", "tlb-rmi">;
  70
  71 def HasFMI           : Predicate<"Subtarget->hasFMI()">,
  72                        AssemblerPredicate<"FeatureFMI", "fmi">;
  73
  74 def HasRCPC_IMMO      : Predicate<"Subtarget->hasRCPCImm()">,
  75                        AssemblerPredicate<"FeatureRCPC_IMMO", "rcpc-immo">;
  76
  77 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  78                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  79 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  80                                  AssemblerPredicate<"FeatureNEON", "neon">;
  81 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  82                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  83 def HasSM4           : Predicate<"Subtarget->hasSM4()">,
  84                                  AssemblerPredicate<"FeatureSM4", "sm4">;
  85 def HasSHA3          : Predicate<"Subtarget->hasSHA3()">,
  86                                  AssemblerPredicate<"FeatureSHA3", "sha3">;
  87 def HasSHA2          : Predicate<"Subtarget->hasSHA2()">,
  88                                  AssemblerPredicate<"FeatureSHA2", "sha2">;
  89 def HasAES           : Predicate<"Subtarget->hasAES()">,
  90                                  AssemblerPredicate<"FeatureAES", "aes">;
  91 def HasDotProd       : Predicate<"Subtarget->hasDotProd()">,
  92                                  AssemblerPredicate<"FeatureDotProd", "dotprod">;
  93 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  94                                  AssemblerPredicate<"FeatureCRC", "crc">;
  95 def HasLSE           : Predicate<"Subtarget->hasLSE()">,
  96                                  AssemblerPredicate<"FeatureLSE", "lse">;
  97 def HasRAS           : Predicate<"Subtarget->hasRAS()">,
  98                                  AssemblerPredicate<"FeatureRAS", "ras">;
  99 def HasRDM           : Predicate<"Subtarget->hasRDM()">,
 100                                  AssemblerPredicate<"FeatureRDM", "rdm">;
 101 def HasPerfMon       : Predicate<"Subtarget->hasPerfMon()">;
 102 def HasFullFP16      : Predicate<"Subtarget->hasFullFP16()">,
 103                                  AssemblerPredicate<"FeatureFullFP16", "fullfp16">;
 104 def HasFP16FML       : Predicate<"Subtarget->hasFP16FML()">,
 105                                  AssemblerPredicate<"FeatureFP16FML", "fp16fml">;
 106 def HasSPE           : Predicate<"Subtarget->hasSPE()">,
 107                                  AssemblerPredicate<"FeatureSPE", "spe">;
 108 def HasFuseAES       : Predicate<"Subtarget->hasFuseAES()">,
 109                                  AssemblerPredicate<"FeatureFuseAES",
 110                                  "fuse-aes">;
 111 def HasSVE           : Predicate<"Subtarget->hasSVE()">,
 112                                  AssemblerPredicate<"FeatureSVE", "sve">;
 113 def HasSVE2          : Predicate<"Subtarget->hasSVE2()">,
 114                                  AssemblerPredicate<"FeatureSVE2", "sve2">;
 115 def HasSVE2AES       : Predicate<"Subtarget->hasSVE2AES()">,
 116                                  AssemblerPredicate<"FeatureSVE2AES", "sve2-aes">;
 117 def HasSVE2SM4       : Predicate<"Subtarget->hasSVE2SM4()">,
 118                                  AssemblerPredicate<"FeatureSVE2SM4", "sve2-sm4">;
 119 def HasSVE2SHA3      : Predicate<"Subtarget->hasSVE2SHA3()">,
 120                                  AssemblerPredicate<"FeatureSVE2SHA3", "sve2-sha3">;
 121 def HasSVE2BitPerm   : Predicate<"Subtarget->hasSVE2BitPerm()">,
 122                                  AssemblerPredicate<"FeatureSVE2BitPerm", "sve2-bitperm">;
 123 def HasRCPC          : Predicate<"Subtarget->hasRCPC()">,
 124                                  AssemblerPredicate<"FeatureRCPC", "rcpc">;
 125 def HasAltNZCV       : Predicate<"Subtarget->hasAlternativeNZCV()">,
 126                        AssemblerPredicate<"FeatureAltFPCmp", "altnzcv">;
 127 def HasFRInt3264     : Predicate<"Subtarget->hasFRInt3264()">,
 128                        AssemblerPredicate<"FeatureFRInt3264", "frint3264">;
 129 def HasSB            : Predicate<"Subtarget->hasSB()">,
 130                        AssemblerPredicate<"FeatureSB", "sb">;
 131 def HasPredRes      : Predicate<"Subtarget->hasPredRes()">,
 132                        AssemblerPredicate<"FeaturePredRes", "predres">;
 133 def HasCCDP          : Predicate<"Subtarget->hasCCDP()">,
 134                        AssemblerPredicate<"FeatureCacheDeepPersist", "ccdp">;
 135 def HasBTI           : Predicate<"Subtarget->hasBTI()">,
 136                        AssemblerPredicate<"FeatureBranchTargetId", "bti">;
 137 def HasMTE           : Predicate<"Subtarget->hasMTE()">,
 138                        AssemblerPredicate<"FeatureMTE", "mte">;
 139 def HasTME           : Predicate<"Subtarget->hasTME()">,
 140                        AssemblerPredicate<"FeatureTME", "tme">;
 141 def HasETE           : Predicate<"Subtarget->hasETE()">,
 142                        AssemblerPredicate<"FeatureETE", "ete">;
 143 def HasTRBE          : Predicate<"Subtarget->hasTRBE()">,
 144                        AssemblerPredicate<"FeatureTRBE", "trbe">;
 145 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
 146 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
 147 def IsWindows        : Predicate<"Subtarget->isTargetWindows()">;
 148 def UseAlternateSExtLoadCVTF32
 149     : Predicate<"Subtarget->useAlternateSExtLoadCVTF32Pattern()">;
 150
 151 def UseNegativeImmediates
 152     : Predicate<"false">, AssemblerPredicate<"!FeatureNoNegativeImmediates",
 153                                              "NegativeImmediates">;
 154
 155 def AArch64LocalRecover : SDNode<"ISD::LOCAL_RECOVER",
 156                                   SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>,
 157                                                        SDTCisInt<1>]>>;
 158
 159
 160 //===----------------------------------------------------------------------===//
 161 // AArch64-specific DAG Nodes.
 162 //
 163
 164 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
 165 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
 166                                               [SDTCisSameAs<0, 2>,
 167                                                SDTCisSameAs<0, 3>,
 168                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
 169
 170 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
 171 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
 172                                             [SDTCisSameAs<0, 1>,
 173                                              SDTCisSameAs<0, 2>,
 174                                              SDTCisInt<0>,
 175                                              SDTCisVT<3, i32>]>;
 176
 177 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
 178 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
 179                                             [SDTCisSameAs<0, 2>,
 180                                              SDTCisSameAs<0, 3>,
 181                                              SDTCisInt<0>,
 182                                              SDTCisVT<1, i32>,
 183                                              SDTCisVT<4, i32>]>;
 184
 185 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
 186                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
 187                                       SDTCisVT<2, i32>]>;
 188 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
 189 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
 190                                         SDTCisVT<2, OtherVT>]>;
 191
 192
 193 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
 194                                    [SDTCisSameAs<0, 1>,
 195                                     SDTCisSameAs<0, 2>,
 196                                     SDTCisInt<3>,
 197                                     SDTCisVT<4, i32>]>;
 198 def SDT_AArch64CCMP : SDTypeProfile<1, 5,
 199                                     [SDTCisVT<0, i32>,
 200                                      SDTCisInt<1>,
 201                                      SDTCisSameAs<1, 2>,
 202                                      SDTCisInt<3>,
 203                                      SDTCisInt<4>,
 204                                      SDTCisVT<5, i32>]>;
 205 def SDT_AArch64FCCMP : SDTypeProfile<1, 5,
 206                                      [SDTCisVT<0, i32>,
 207                                       SDTCisFP<1>,
 208                                       SDTCisSameAs<1, 2>,
 209                                       SDTCisInt<3>,
 210                                       SDTCisInt<4>,
 211                                       SDTCisVT<5, i32>]>;
 212 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
 213                                    [SDTCisFP<0>,
 214                                     SDTCisSameAs<0, 1>]>;
 215 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 216 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
 217 def SDT_AArch64Insr  : SDTypeProfile<1, 2, [SDTCisVec<0>]>;
 218 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
 219                                           SDTCisSameAs<0, 1>,
 220                                           SDTCisSameAs<0, 2>]>;
 221 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
 222 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
 223 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 224                                            SDTCisInt<2>, SDTCisInt<3>]>;
 225 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 226 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 227                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 228 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 229
 230 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 231 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
 232 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
 233 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 234                                            SDTCisSameAs<0,2>]>;
 235 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 236                                            SDTCisSameAs<0,2>,
 237                                            SDTCisSameAs<0,3>]>;
 238 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
 239 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
 240
 241 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
 242
 243 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
 244                                                  SDTCisPtrTy<1>]>;
 245
 246 def SDT_AArch64ldp : SDTypeProfile<2, 1, [SDTCisVT<0, i64>, SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
 247 def SDT_AArch64stp : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
 248 def SDT_AArch64stnp : SDTypeProfile<0, 3, [SDTCisVT<0, v4i32>, SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
 249
 250 // Generates the general dynamic sequences, i.e.
 251 //  adrp  x0, :tlsdesc:var
 252 //  ldr   x1, [x0, #:tlsdesc_lo12:var]
 253 //  add   x0, x0, #:tlsdesc_lo12:var
 254 //  .tlsdesccall var
 255 //  blr   x1
 256
 257 // (the TPIDR_EL0 offset is put directly in X0, hence no "result" here)
 258 // number of operands (the variable)
 259 def SDT_AArch64TLSDescCallSeq : SDTypeProfile<0,1,
 260                                           [SDTCisPtrTy<0>]>;
 261
 262 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
 263                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 264                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 265                                          SDTCisSameAs<1, 4>]>;
 266
 267 def SDT_AArch64TBL : SDTypeProfile<1, 2, [
 268   SDTCisVec<0>, SDTCisSameAs<0, 1>, SDTCisInt<2>
 269 ]>;
 270
 271 // non-extending masked load fragment.
 272 def nonext_masked_load :
 273   PatFrag<(ops node:$ptr, node:$pred, node:$def),
 274           (masked_ld node:$ptr, undef, node:$pred, node:$def), [{
 275   return cast<MaskedLoadSDNode>(N)->getExtensionType() == ISD::NON_EXTLOAD &&
 276          cast<MaskedLoadSDNode>(N)->isUnindexed() &&
 277          !cast<MaskedLoadSDNode>(N)->isNonTemporal();
 278 }]>;
 279 // sign extending masked load fragments.
 280 def asext_masked_load :
 281   PatFrag<(ops node:$ptr, node:$pred, node:$def),
 282           (masked_ld node:$ptr, undef, node:$pred, node:$def),[{
 283   return (cast<MaskedLoadSDNode>(N)->getExtensionType() == ISD::EXTLOAD ||
 284           cast<MaskedLoadSDNode>(N)->getExtensionType() == ISD::SEXTLOAD) &&
 285          cast<MaskedLoadSDNode>(N)->isUnindexed();
 286 }]>;
 287 def asext_masked_load_i8 :
 288   PatFrag<(ops node:$ptr, node:$pred, node:$def),
 289           (asext_masked_load node:$ptr, node:$pred, node:$def), [{
 290   return cast<MaskedLoadSDNode>(N)->getMemoryVT().getScalarType() == MVT::i8;
 291 }]>;
 292 def asext_masked_load_i16 :
 293   PatFrag<(ops node:$ptr, node:$pred, node:$def),
 294           (asext_masked_load node:$ptr, node:$pred, node:$def), [{
 295   return cast<MaskedLoadSDNode>(N)->getMemoryVT().getScalarType() == MVT::i16;
 296 }]>;
 297 def asext_masked_load_i32 :
 298   PatFrag<(ops node:$ptr, node:$pred, node:$def),
 299           (asext_masked_load node:$ptr, node:$pred, node:$def), [{
 300   return cast<MaskedLoadSDNode>(N)->getMemoryVT().getScalarType() == MVT::i32;
 301 }]>;
 302 // zero extending masked load fragments.
 303 def zext_masked_load :
 304   PatFrag<(ops node:$ptr, node:$pred, node:$def),
 305           (masked_ld node:$ptr, undef, node:$pred, node:$def), [{
 306   return cast<MaskedLoadSDNode>(N)->getExtensionType() == ISD::ZEXTLOAD &&
 307          cast<MaskedLoadSDNode>(N)->isUnindexed();
 308 }]>;
 309 def zext_masked_load_i8 :
 310   PatFrag<(ops node:$ptr, node:$pred, node:$def),
 311           (zext_masked_load node:$ptr, node:$pred, node:$def), [{
 312   return cast<MaskedLoadSDNode>(N)->getMemoryVT().getScalarType() == MVT::i8;
 313 }]>;
 314 def zext_masked_load_i16 :
 315   PatFrag<(ops node:$ptr, node:$pred, node:$def),
 316           (zext_masked_load node:$ptr, node:$pred, node:$def), [{
 317   return cast<MaskedLoadSDNode>(N)->getMemoryVT().getScalarType() == MVT::i16;
 318 }]>;
 319 def zext_masked_load_i32 :
 320   PatFrag<(ops node:$ptr, node:$pred, node:$def),
 321           (zext_masked_load node:$ptr, node:$pred, node:$def), [{
 322   return cast<MaskedLoadSDNode>(N)->getMemoryVT().getScalarType() == MVT::i32;
 323 }]>;
 324
 325 def non_temporal_load :
 326    PatFrag<(ops node:$ptr, node:$pred, node:$def),
 327            (masked_ld node:$ptr, undef, node:$pred, node:$def), [{
 328    return cast<MaskedLoadSDNode>(N)->getExtensionType() == ISD::NON_EXTLOAD &&
 329           cast<MaskedLoadSDNode>(N)->isUnindexed() &&
 330           cast<MaskedLoadSDNode>(N)->isNonTemporal();
 331 }]>;
 332
 333 // non-truncating masked store fragment.
 334 def nontrunc_masked_store :
 335   PatFrag<(ops node:$val, node:$ptr, node:$pred),
 336           (masked_st node:$val, node:$ptr, undef, node:$pred), [{
 337   return !cast<MaskedStoreSDNode>(N)->isTruncatingStore() &&
 338          cast<MaskedStoreSDNode>(N)->isUnindexed() &&
 339          !cast<MaskedStoreSDNode>(N)->isNonTemporal();
 340 }]>;
 341 // truncating masked store fragments.
 342 def trunc_masked_store :
 343   PatFrag<(ops node:$val, node:$ptr, node:$pred),
 344           (masked_st node:$val, node:$ptr, undef, node:$pred), [{
 345   return cast<MaskedStoreSDNode>(N)->isTruncatingStore() &&
 346          cast<MaskedStoreSDNode>(N)->isUnindexed();
 347 }]>;
 348 def trunc_masked_store_i8 :
 349   PatFrag<(ops node:$val, node:$ptr, node:$pred),
 350           (trunc_masked_store node:$val, node:$ptr, node:$pred), [{
 351   return cast<MaskedStoreSDNode>(N)->getMemoryVT().getScalarType() == MVT::i8;
 352 }]>;
 353 def trunc_masked_store_i16 :
 354   PatFrag<(ops node:$val, node:$ptr, node:$pred),
 355           (trunc_masked_store node:$val, node:$ptr, node:$pred), [{
 356   return cast<MaskedStoreSDNode>(N)->getMemoryVT().getScalarType() == MVT::i16;
 357 }]>;
 358 def trunc_masked_store_i32 :
 359   PatFrag<(ops node:$val, node:$ptr, node:$pred),
 360           (trunc_masked_store node:$val, node:$ptr, node:$pred), [{
 361   return cast<MaskedStoreSDNode>(N)->getMemoryVT().getScalarType() == MVT::i32;
 362 }]>;
 363
 364 def non_temporal_store :
 365   PatFrag<(ops node:$val, node:$ptr, node:$pred),
 366           (masked_st node:$val, node:$ptr, undef, node:$pred), [{
 367   return !cast<MaskedStoreSDNode>(N)->isTruncatingStore() &&
 368          cast<MaskedStoreSDNode>(N)->isUnindexed() &&
 369          cast<MaskedStoreSDNode>(N)->isNonTemporal();
 370 }]>;
 371
 372 // Node definitions.
 373 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 374 def AArch64adr           : SDNode<"AArch64ISD::ADR", SDTIntUnaryOp, []>;
 375 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 376 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 377 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 378                                 SDCallSeqStart<[ SDTCisVT<0, i32>,
 379                                                  SDTCisVT<1, i32> ]>,
 380                                 [SDNPHasChain, SDNPOutGlue]>;
 381 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 382                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 383                                                SDTCisVT<1, i32> ]>,
 384                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 385 def AArch64call          : SDNode<"AArch64ISD::CALL",
 386                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 387                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 388                                  SDNPVariadic]>;
 389 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 390                                 [SDNPHasChain]>;
 391 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 392                                 [SDNPHasChain]>;
 393 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 394                                 [SDNPHasChain]>;
 395 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 396                                 [SDNPHasChain]>;
 397 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 398                                 [SDNPHasChain]>;
 399
 400
 401 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 402 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 403 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 404 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 405 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 406                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 407 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 408 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 409 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 410                             [SDNPCommutative]>;
 411 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 412 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 413                             [SDNPCommutative]>;
 414 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 415 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 416
 417 def AArch64ccmp      : SDNode<"AArch64ISD::CCMP",  SDT_AArch64CCMP>;
 418 def AArch64ccmn      : SDNode<"AArch64ISD::CCMN",  SDT_AArch64CCMP>;
 419 def AArch64fccmp     : SDNode<"AArch64ISD::FCCMP", SDT_AArch64FCCMP>;
 420
 421 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 422
 423 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 424
 425 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 426 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 427 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 428 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 429 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 430
 431 def AArch64insr      : SDNode<"AArch64ISD::INSR", SDT_AArch64Insr>;
 432
 433 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 434 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 435 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 436 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 437 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 438 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 439
 440 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 441 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 442 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 443 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 444 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 445 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 446 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 447
 448 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 449 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 450 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 451 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 452
 453 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 454 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 455 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 456 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 457 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 458 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 459 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 460 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 461
 462 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 463 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 464 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 465
 466 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 467 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 468 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 469 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 470 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 471
 472 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 473 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 474 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 475
 476 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 477 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 478 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 479 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 480 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 481 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 482                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 483
 484 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 485 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 486 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 487 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 488 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 489
 490 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 491 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 492
 493 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 494
 495 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 496                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 497
 498 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 499                                [SDNPHasChain, SDNPSideEffect]>;
 500
 501 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 502 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 503
 504 def AArch64tlsdesc_callseq : SDNode<"AArch64ISD::TLSDESC_CALLSEQ",
 505                                     SDT_AArch64TLSDescCallSeq,
 506                                     [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 507                                      SDNPVariadic]>;
 508
 509
 510 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 511                                  SDT_AArch64WrapperLarge>;
 512
 513 def AArch64NvCast : SDNode<"AArch64ISD::NVCAST", SDTUnaryOp>;
 514
 515 def SDT_AArch64mull : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 516                                     SDTCisSameAs<1, 2>]>;
 517 def AArch64smull    : SDNode<"AArch64ISD::SMULL", SDT_AArch64mull>;
 518 def AArch64umull    : SDNode<"AArch64ISD::UMULL", SDT_AArch64mull>;
 519
 520 def AArch64frecpe   : SDNode<"AArch64ISD::FRECPE", SDTFPUnaryOp>;
 521 def AArch64frecps   : SDNode<"AArch64ISD::FRECPS", SDTFPBinOp>;
 522 def AArch64frsqrte  : SDNode<"AArch64ISD::FRSQRTE", SDTFPUnaryOp>;
 523 def AArch64frsqrts  : SDNode<"AArch64ISD::FRSQRTS", SDTFPBinOp>;
 524
 525 def AArch64saddv    : SDNode<"AArch64ISD::SADDV", SDT_AArch64UnaryVec>;
 526 def AArch64uaddv    : SDNode<"AArch64ISD::UADDV", SDT_AArch64UnaryVec>;
 527 def AArch64sminv    : SDNode<"AArch64ISD::SMINV", SDT_AArch64UnaryVec>;
 528 def AArch64uminv    : SDNode<"AArch64ISD::UMINV", SDT_AArch64UnaryVec>;
 529 def AArch64smaxv    : SDNode<"AArch64ISD::SMAXV", SDT_AArch64UnaryVec>;
 530 def AArch64umaxv    : SDNode<"AArch64ISD::UMAXV", SDT_AArch64UnaryVec>;
 531
 532 def SDT_AArch64SETTAG : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisPtrTy<1>]>;
 533 def AArch64stg : SDNode<"AArch64ISD::STG", SDT_AArch64SETTAG, [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 534 def AArch64stzg : SDNode<"AArch64ISD::STZG", SDT_AArch64SETTAG, [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 535 def AArch64st2g : SDNode<"AArch64ISD::ST2G", SDT_AArch64SETTAG, [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 536 def AArch64stz2g : SDNode<"AArch64ISD::STZ2G", SDT_AArch64SETTAG, [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 537
 538 def SDT_AArch64unpk : SDTypeProfile<1, 1, [
 539     SDTCisInt<0>, SDTCisInt<1>, SDTCisOpSmallerThanOp<1, 0>
 540 ]>;
 541 def AArch64sunpkhi : SDNode<"AArch64ISD::SUNPKHI", SDT_AArch64unpk>;
 542 def AArch64sunpklo : SDNode<"AArch64ISD::SUNPKLO", SDT_AArch64unpk>;
 543 def AArch64uunpkhi : SDNode<"AArch64ISD::UUNPKHI", SDT_AArch64unpk>;
 544 def AArch64uunpklo : SDNode<"AArch64ISD::UUNPKLO", SDT_AArch64unpk>;
 545
 546 def AArch64ldp : SDNode<"AArch64ISD::LDP", SDT_AArch64ldp, [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 547 def AArch64stp : SDNode<"AArch64ISD::STP", SDT_AArch64stp, [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 548 def AArch64stnp : SDNode<"AArch64ISD::STNP", SDT_AArch64stnp, [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 549
 550 def AArch64tbl : SDNode<"AArch64ISD::TBL", SDT_AArch64TBL>;
 551
 552 def SDT_AArch64_LDNF1 : SDTypeProfile<1, 3, [
 553   SDTCisVec<0>, SDTCisVec<1>, SDTCisPtrTy<2>,
 554   SDTCVecEltisVT<1,i1>, SDTCisSameNumEltsAs<0,1>
 555 ]>;
 556
 557 def AArch64ldnf1  : SDNode<"AArch64ISD::LDNF1",  SDT_AArch64_LDNF1, [SDNPHasChain, SDNPMayLoad, SDNPOptInGlue]>;
 558
 559 //===----------------------------------------------------------------------===//
 560
 561 //===----------------------------------------------------------------------===//
 562
 563 // AArch64 Instruction Predicate Definitions.
 564 // We could compute these on a per-module basis but doing so requires accessing
 565 // the Function object through the <Target>Subtarget and objections were raised
 566 // to that (see post-commit review comments for r301750).
 567 let RecomputePerFunction = 1 in {
 568   def ForCodeSize   : Predicate<"shouldOptForSize(MF)">;
 569   def NotForCodeSize   : Predicate<"!shouldOptForSize(MF)">;
 570   // Avoid generating STRQro if it is slow, unless we're optimizing for code size.
 571   def UseSTRQro : Predicate<"!Subtarget->isSTRQroSlow() || shouldOptForSize(MF)">;
 572
 573   def UseBTI : Predicate<[{ MF->getFunction().hasFnAttribute("branch-target-enforcement") }]>;
 574   def NotUseBTI : Predicate<[{ !MF->getFunction().hasFnAttribute("branch-target-enforcement") }]>;
 575
 576   // Toggles patterns which aren't beneficial in GlobalISel when we aren't
 577   // optimizing. This allows us to selectively use patterns without impacting
 578   // SelectionDAG's behaviour.
 579   // FIXME: One day there will probably be a nicer way to check for this, but
 580   // today is not that day.
 581   def OptimizedGISelOrOtherSelector : Predicate<"!MF->getFunction().hasOptNone() || MF->getProperties().hasProperty(MachineFunctionProperties::Property::FailedISel) || !MF->getProperties().hasProperty(MachineFunctionProperties::Property::Legalized)">;
 582 }
 583
 584 include "AArch64InstrFormats.td"
 585 include "SVEInstrFormats.td"
 586
 587 //===----------------------------------------------------------------------===//
 588
 589 //===----------------------------------------------------------------------===//
 590 // Miscellaneous instructions.
 591 //===----------------------------------------------------------------------===//
 592
 593 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 594 // We set Sched to empty list because we expect these instructions to simply get
 595 // removed in most cases.
 596 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 597                               [(AArch64callseq_start timm:$amt1, timm:$amt2)]>,
 598                               Sched<[]>;
 599 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 600                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>,
 601                             Sched<[]>;
 602 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 603
 604 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 605 // FIXME: The following pseudo instructions are only needed because remat
 606 // cannot handle multiple instructions.  When that changes, they can be
 607 // removed, along with the AArch64Wrapper node.
 608
 609 let AddedComplexity = 10 in
 610 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 611                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 612               Sched<[WriteLDAdr]>;
 613
 614 // The MOVaddr instruction should match only when the add is not folded
 615 // into a load or store address.
 616 def MOVaddr
 617     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 618              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 619                                             tglobaladdr:$low))]>,
 620       Sched<[WriteAdrAdr]>;
 621 def MOVaddrJT
 622     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 623              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 624                                              tjumptable:$low))]>,
 625       Sched<[WriteAdrAdr]>;
 626 def MOVaddrCP
 627     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 628              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 629                                              tconstpool:$low))]>,
 630       Sched<[WriteAdrAdr]>;
 631 def MOVaddrBA
 632     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 633              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 634                                              tblockaddress:$low))]>,
 635       Sched<[WriteAdrAdr]>;
 636 def MOVaddrTLS
 637     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 638              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 639                                             tglobaltlsaddr:$low))]>,
 640       Sched<[WriteAdrAdr]>;
 641 def MOVaddrEXT
 642     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 643              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 644                                             texternalsym:$low))]>,
 645       Sched<[WriteAdrAdr]>;
 646 // Normally AArch64addlow either gets folded into a following ldr/str,
 647 // or together with an adrp into MOVaddr above. For cases with TLS, it
 648 // might appear without either of them, so allow lowering it into a plain
 649 // add.
 650 def ADDlowTLS
 651     : Pseudo<(outs GPR64:$dst), (ins GPR64:$src, i64imm:$low),
 652              [(set GPR64:$dst, (AArch64addlow GPR64:$src,
 653                                             tglobaltlsaddr:$low))]>,
 654       Sched<[WriteAdr]>;
 655
 656 } // isReMaterializable, isCodeGenOnly
 657
 658 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 659           (LOADgot tglobaltlsaddr:$addr)>;
 660
 661 def : Pat<(AArch64LOADgot texternalsym:$addr),
 662           (LOADgot texternalsym:$addr)>;
 663
 664 def : Pat<(AArch64LOADgot tconstpool:$addr),
 665           (LOADgot tconstpool:$addr)>;
 666
 667 // 32-bit jump table destination is actually only 2 instructions since we can
 668 // use the table itself as a PC-relative base. But optimization occurs after
 669 // branch relaxation so be pessimistic.
 670 let Size = 12, Constraints = "@earlyclobber $dst,@earlyclobber $scratch" in {
 671 def JumpTableDest32 : Pseudo<(outs GPR64:$dst, GPR64sp:$scratch),
 672                              (ins GPR64:$table, GPR64:$entry, i32imm:$jti), []>,
 673                       Sched<[]>;
 674 def JumpTableDest16 : Pseudo<(outs GPR64:$dst, GPR64sp:$scratch),
 675                              (ins GPR64:$table, GPR64:$entry, i32imm:$jti), []>,
 676                       Sched<[]>;
 677 def JumpTableDest8 : Pseudo<(outs GPR64:$dst, GPR64sp:$scratch),
 678                             (ins GPR64:$table, GPR64:$entry, i32imm:$jti), []>,
 679                      Sched<[]>;
 680 }
 681
 682 // Space-consuming pseudo to aid testing of placement and reachability
 683 // algorithms. Immediate operand is the number of bytes this "instruction"
 684 // occupies; register operands can be used to enforce dependency and constrain
 685 // the scheduler.
 686 let hasSideEffects = 1, mayLoad = 1, mayStore = 1 in
 687 def SPACE : Pseudo<(outs GPR64:$Rd), (ins i32imm:$size, GPR64:$Rn),
 688                    [(set GPR64:$Rd, (int_aarch64_space imm:$size, GPR64:$Rn))]>,
 689             Sched<[]>;
 690
 691 let hasSideEffects = 1, isCodeGenOnly = 1 in {
 692   def SpeculationSafeValueX
 693       : Pseudo<(outs GPR64:$dst), (ins GPR64:$src), []>, Sched<[]>;
 694   def SpeculationSafeValueW
 695       : Pseudo<(outs GPR32:$dst), (ins GPR32:$src), []>, Sched<[]>;
 696 }
 697
 698
 699 //===----------------------------------------------------------------------===//
 700 // System instructions.
 701 //===----------------------------------------------------------------------===//
 702
 703 def HINT : HintI<"hint">;
 704 def : InstAlias<"nop",  (HINT 0b000)>;
 705 def : InstAlias<"yield",(HINT 0b001)>;
 706 def : InstAlias<"wfe",  (HINT 0b010)>;
 707 def : InstAlias<"wfi",  (HINT 0b011)>;
 708 def : InstAlias<"sev",  (HINT 0b100)>;
 709 def : InstAlias<"sevl", (HINT 0b101)>;
 710 def : InstAlias<"esb",  (HINT 0b10000)>, Requires<[HasRAS]>;
 711 def : InstAlias<"csdb", (HINT 20)>;
 712 def : InstAlias<"bti",  (HINT 32)>, Requires<[HasBTI]>;
 713 def : InstAlias<"bti $op", (HINT btihint_op:$op)>, Requires<[HasBTI]>;
 714
 715 // v8.2a Statistical Profiling extension
 716 def : InstAlias<"psb $op",  (HINT psbhint_op:$op)>, Requires<[HasSPE]>;
 717
 718 // As far as LLVM is concerned this writes to the system's exclusive monitors.
 719 let mayLoad = 1, mayStore = 1 in
 720 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 721
 722 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 723 // model patterns with sufficiently fine granularity.
 724 let mayLoad = ?, mayStore = ? in {
 725 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb",
 726                        [(int_aarch64_dmb (i32 imm32_0_15:$CRm))]>;
 727
 728 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb",
 729                        [(int_aarch64_dsb (i32 imm32_0_15:$CRm))]>;
 730
 731 def ISB   : CRmSystemI<barrier_op, 0b110, "isb",
 732                        [(int_aarch64_isb (i32 imm32_0_15:$CRm))]>;
 733
 734 def TSB   : CRmSystemI<barrier_op, 0b010, "tsb", []> {
 735   let CRm        = 0b0010;
 736   let Inst{12}   = 0;
 737   let Predicates = [HasTRACEV8_4];
 738 }
 739 }
 740
 741 // ARMv8.2-A Dot Product
 742 let Predicates = [HasDotProd] in {
 743 defm SDOT : SIMDThreeSameVectorDot<0, "sdot", int_aarch64_neon_sdot>;
 744 defm UDOT : SIMDThreeSameVectorDot<1, "udot", int_aarch64_neon_udot>;
 745 defm SDOTlane : SIMDThreeSameVectorDotIndex<0, "sdot", int_aarch64_neon_sdot>;
 746 defm UDOTlane : SIMDThreeSameVectorDotIndex<1, "udot", int_aarch64_neon_udot>;
 747 }
 748
 749 // ARMv8.2-A FP16 Fused Multiply-Add Long
 750 let Predicates = [HasNEON, HasFP16FML] in {
 751 defm FMLAL      : SIMDThreeSameVectorFML<0, 1, 0b001, "fmlal", int_aarch64_neon_fmlal>;
 752 defm FMLSL      : SIMDThreeSameVectorFML<0, 1, 0b101, "fmlsl", int_aarch64_neon_fmlsl>;
 753 defm FMLAL2     : SIMDThreeSameVectorFML<1, 0, 0b001, "fmlal2", int_aarch64_neon_fmlal2>;
 754 defm FMLSL2     : SIMDThreeSameVectorFML<1, 0, 0b101, "fmlsl2", int_aarch64_neon_fmlsl2>;
 755 defm FMLALlane  : SIMDThreeSameVectorFMLIndex<0, 0b0000, "fmlal", int_aarch64_neon_fmlal>;
 756 defm FMLSLlane  : SIMDThreeSameVectorFMLIndex<0, 0b0100, "fmlsl", int_aarch64_neon_fmlsl>;
 757 defm FMLAL2lane : SIMDThreeSameVectorFMLIndex<1, 0b1000, "fmlal2", int_aarch64_neon_fmlal2>;
 758 defm FMLSL2lane : SIMDThreeSameVectorFMLIndex<1, 0b1100, "fmlsl2", int_aarch64_neon_fmlsl2>;
 759 }
 760
 761 // Armv8.2-A Crypto extensions
 762 let Predicates = [HasSHA3] in {
 763 def SHA512H   : CryptoRRRTied<0b0, 0b00, "sha512h">;
 764 def SHA512H2  : CryptoRRRTied<0b0, 0b01, "sha512h2">;
 765 def SHA512SU0 : CryptoRRTied_2D<0b0, 0b00, "sha512su0">;
 766 def SHA512SU1 : CryptoRRRTied_2D<0b0, 0b10, "sha512su1">;
 767 def RAX1      : CryptoRRR_2D<0b0,0b11, "rax1">;
 768 def EOR3      : CryptoRRRR_16B<0b00, "eor3">;
 769 def BCAX      : CryptoRRRR_16B<0b01, "bcax">;
 770 def XAR       : CryptoRRRi6<"xar">;
 771 } // HasSHA3
 772
 773 let Predicates = [HasSM4] in {
 774 def SM3TT1A   : CryptoRRRi2Tied<0b0, 0b00, "sm3tt1a">;
 775 def SM3TT1B   : CryptoRRRi2Tied<0b0, 0b01, "sm3tt1b">;
 776 def SM3TT2A   : CryptoRRRi2Tied<0b0, 0b10, "sm3tt2a">;
 777 def SM3TT2B   : CryptoRRRi2Tied<0b0, 0b11, "sm3tt2b">;
 778 def SM3SS1    : CryptoRRRR_4S<0b10, "sm3ss1">;
 779 def SM3PARTW1 : CryptoRRRTied_4S<0b1, 0b00, "sm3partw1">;
 780 def SM3PARTW2 : CryptoRRRTied_4S<0b1, 0b01, "sm3partw2">;
 781 def SM4ENCKEY : CryptoRRR_4S<0b1, 0b10, "sm4ekey">;
 782 def SM4E      : CryptoRRTied_4S<0b0, 0b01, "sm4e">;
 783 } // HasSM4
 784
 785 let Predicates = [HasRCPC] in {
 786   // v8.3 Release Consistent Processor Consistent support, optional in v8.2.
 787   def LDAPRB  : RCPCLoad<0b00, "ldaprb", GPR32>;
 788   def LDAPRH  : RCPCLoad<0b01, "ldaprh", GPR32>;
 789   def LDAPRW  : RCPCLoad<0b10, "ldapr", GPR32>;
 790   def LDAPRX  : RCPCLoad<0b11, "ldapr", GPR64>;
 791 }
 792
 793 // v8.3a complex add and multiply-accumulate. No predicate here, that is done
 794 // inside the multiclass as the FP16 versions need different predicates.
 795 defm FCMLA : SIMDThreeSameVectorTiedComplexHSD<1, 0b110, complexrotateop,
 796                                                "fcmla", null_frag>;
 797 defm FCADD : SIMDThreeSameVectorComplexHSD<1, 0b111, complexrotateopodd,
 798                                            "fcadd", null_frag>;
 799 defm FCMLA : SIMDIndexedTiedComplexHSD<1, 0, 1, complexrotateop, "fcmla",
 800                                        null_frag>;
 801
 802 let Predicates = [HasComplxNum, HasNEON, HasFullFP16] in {
 803   def : Pat<(v4f16 (int_aarch64_neon_vcadd_rot90 (v4f16 V64:$Rn), (v4f16 V64:$Rm))),
 804             (FCADDv4f16 (v4f16 V64:$Rn), (v4f16 V64:$Rm), (i32 0))>;
 805   def : Pat<(v4f16 (int_aarch64_neon_vcadd_rot270 (v4f16 V64:$Rn), (v4f16 V64:$Rm))),
 806             (FCADDv4f16 (v4f16 V64:$Rn), (v4f16 V64:$Rm), (i32 1))>;
 807   def : Pat<(v8f16 (int_aarch64_neon_vcadd_rot90 (v8f16 V128:$Rn), (v8f16 V128:$Rm))),
 808             (FCADDv8f16 (v8f16 V128:$Rn), (v8f16 V128:$Rm), (i32 0))>;
 809   def : Pat<(v8f16 (int_aarch64_neon_vcadd_rot270 (v8f16 V128:$Rn), (v8f16 V128:$Rm))),
 810             (FCADDv8f16 (v8f16 V128:$Rn), (v8f16 V128:$Rm), (i32 1))>;
 811 }
 812 let Predicates = [HasComplxNum, HasNEON] in {
 813   def : Pat<(v2f32 (int_aarch64_neon_vcadd_rot90 (v2f32 V64:$Rn), (v2f32 V64:$Rm))),
 814             (FCADDv2f32 (v2f32 V64:$Rn), (v2f32 V64:$Rm), (i32 0))>;
 815   def : Pat<(v2f32 (int_aarch64_neon_vcadd_rot270 (v2f32 V64:$Rn), (v2f32 V64:$Rm))),
 816             (FCADDv2f32 (v2f32 V64:$Rn), (v2f32 V64:$Rm), (i32 1))>;
 817   foreach Ty = [v4f32, v2f64] in {
 818     def : Pat<(Ty (int_aarch64_neon_vcadd_rot90 (Ty V128:$Rn), (Ty V128:$Rm))),
 819               (!cast<Instruction>("FCADD"#Ty) (Ty V128:$Rn), (Ty V128:$Rm), (i32 0))>;
 820     def : Pat<(Ty (int_aarch64_neon_vcadd_rot270 (Ty V128:$Rn), (Ty V128:$Rm))),
 821               (!cast<Instruction>("FCADD"#Ty) (Ty V128:$Rn), (Ty V128:$Rm), (i32 1))>;
 822   }
 823 }
 824
 825 // v8.3a Pointer Authentication
 826 // These instructions inhabit part of the hint space and so can be used for
 827 // armv8 targets. Keeping the old HINT mnemonic when compiling without PA is
 828 // important for compatibility with other assemblers (e.g. GAS) when building
 829 // software compatible with both CPUs that do or don't implement PA.
 830 let Uses = [LR], Defs = [LR] in {
 831   def PACIAZ   : SystemNoOperands<0b000, "hint #24">;
 832   def PACIBZ   : SystemNoOperands<0b010, "hint #26">;
 833   let isAuthenticated = 1 in {
 834     def AUTIAZ   : SystemNoOperands<0b100, "hint #28">;
 835     def AUTIBZ   : SystemNoOperands<0b110, "hint #30">;
 836   }
 837 }
 838 let Uses = [LR, SP], Defs = [LR] in {
 839   def PACIASP  : SystemNoOperands<0b001, "hint #25">;
 840   def PACIBSP  : SystemNoOperands<0b011, "hint #27">;
 841   let isAuthenticated = 1 in {
 842     def AUTIASP  : SystemNoOperands<0b101, "hint #29">;
 843     def AUTIBSP  : SystemNoOperands<0b111, "hint #31">;
 844   }
 845 }
 846 let Uses = [X16, X17], Defs = [X17], CRm = 0b0001 in {
 847   def PACIA1716  : SystemNoOperands<0b000, "hint #8">;
 848   def PACIB1716  : SystemNoOperands<0b010, "hint #10">;
 849   let isAuthenticated = 1 in {
 850     def AUTIA1716  : SystemNoOperands<0b100, "hint #12">;
 851     def AUTIB1716  : SystemNoOperands<0b110, "hint #14">;
 852   }
 853 }
 854
 855 let Uses = [LR], Defs = [LR], CRm = 0b0000 in {
 856   def XPACLRI   : SystemNoOperands<0b111, "hint #7">;
 857 }
 858
 859 // These pointer authentication instructions require armv8.3a
 860 let Predicates = [HasPA] in {
 861
 862   // When compiling with PA, there is a better mnemonic for these instructions.
 863   def : InstAlias<"paciaz", (PACIAZ), 1>;
 864   def : InstAlias<"pacibz", (PACIBZ), 1>;
 865   def : InstAlias<"autiaz", (AUTIAZ), 1>;
 866   def : InstAlias<"autibz", (AUTIBZ), 1>;
 867   def : InstAlias<"paciasp", (PACIASP), 1>;
 868   def : InstAlias<"pacibsp", (PACIBSP), 1>;
 869   def : InstAlias<"autiasp", (AUTIASP), 1>;
 870   def : InstAlias<"autibsp", (AUTIBSP), 1>;
 871   def : InstAlias<"pacia1716", (PACIA1716), 1>;
 872   def : InstAlias<"pacib1716", (PACIB1716), 1>;
 873   def : InstAlias<"autia1716", (AUTIA1716), 1>;
 874   def : InstAlias<"autib1716", (AUTIB1716), 1>;
 875   def : InstAlias<"xpaclri", (XPACLRI), 1>;
 876
 877   multiclass SignAuth<bits<3> prefix, bits<3> prefix_z, string asm> {
 878     def IA   : SignAuthOneData<prefix, 0b00, !strconcat(asm, "ia")>;
 879     def IB   : SignAuthOneData<prefix, 0b01, !strconcat(asm, "ib")>;
 880     def DA   : SignAuthOneData<prefix, 0b10, !strconcat(asm, "da")>;
 881     def DB   : SignAuthOneData<prefix, 0b11, !strconcat(asm, "db")>;
 882     def IZA  : SignAuthZero<prefix_z, 0b00, !strconcat(asm, "iza")>;
 883     def DZA  : SignAuthZero<prefix_z, 0b10, !strconcat(asm, "dza")>;
 884     def IZB  : SignAuthZero<prefix_z, 0b01, !strconcat(asm, "izb")>;
 885     def DZB  : SignAuthZero<prefix_z, 0b11, !strconcat(asm, "dzb")>;
 886   }
 887
 888   defm PAC : SignAuth<0b000, 0b010, "pac">;
 889   defm AUT : SignAuth<0b001, 0b011, "aut">;
 890
 891   def XPACI : SignAuthZero<0b100, 0b00, "xpaci">;
 892   def XPACD : SignAuthZero<0b100, 0b01, "xpacd">;
 893   def PACGA : SignAuthTwoOperand<0b1100, "pacga", null_frag>;
 894
 895   // Combined Instructions
 896   def BRAA    : AuthBranchTwoOperands<0, 0, "braa">;
 897   def BRAB    : AuthBranchTwoOperands<0, 1, "brab">;
 898   def BLRAA   : AuthBranchTwoOperands<1, 0, "blraa">;
 899   def BLRAB   : AuthBranchTwoOperands<1, 1, "blrab">;
 900
 901   def BRAAZ   : AuthOneOperand<0b000, 0, "braaz">;
 902   def BRABZ   : AuthOneOperand<0b000, 1, "brabz">;
 903   def BLRAAZ  : AuthOneOperand<0b001, 0, "blraaz">;
 904   def BLRABZ  : AuthOneOperand<0b001, 1, "blrabz">;
 905
 906   let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 907     def RETAA   : AuthReturn<0b010, 0, "retaa">;
 908     def RETAB   : AuthReturn<0b010, 1, "retab">;
 909     def ERETAA  : AuthReturn<0b100, 0, "eretaa">;
 910     def ERETAB  : AuthReturn<0b100, 1, "eretab">;
 911   }
 912
 913   defm LDRAA  : AuthLoad<0, "ldraa", simm10Scaled>;
 914   defm LDRAB  : AuthLoad<1, "ldrab", simm10Scaled>;
 915
 916 }
 917
 918 // v8.3a floating point conversion for javascript
 919 let Predicates = [HasJS, HasFPARMv8] in
 920 def FJCVTZS  : BaseFPToIntegerUnscaled<0b01, 0b11, 0b110, FPR64, GPR32,
 921                                       "fjcvtzs",
 922                                       [(set GPR32:$Rd,
 923                                          (int_aarch64_fjcvtzs FPR64:$Rn))]> {
 924   let Inst{31} = 0;
 925 } // HasJS, HasFPARMv8
 926
 927 // v8.4 Flag manipulation instructions
 928 let Predicates = [HasFMI] in {
 929 def CFINV : SimpleSystemI<0, (ins), "cfinv", "">, Sched<[WriteSys]> {
 930   let Inst{20-5} = 0b0000001000000000;
 931 }
 932 def SETF8  : BaseFlagManipulation<0, 0, (ins GPR32:$Rn), "setf8", "{\t$Rn}">;
 933 def SETF16 : BaseFlagManipulation<0, 1, (ins GPR32:$Rn), "setf16", "{\t$Rn}">;
 934 def RMIF   : FlagRotate<(ins GPR64:$Rn, uimm6:$imm, imm0_15:$mask), "rmif",
 935                         "{\t$Rn, $imm, $mask}">;
 936 } // HasFMI
 937
 938 // v8.5 flag manipulation instructions
 939 let Predicates = [HasAltNZCV], Uses = [NZCV], Defs = [NZCV] in {
 940
 941 def XAFLAG : PstateWriteSimple<(ins), "xaflag", "">, Sched<[WriteSys]> {
 942   let Inst{18-16} = 0b000;
 943   let Inst{11-8} = 0b0000;
 944   let Unpredictable{11-8} = 0b1111;
 945   let Inst{7-5} = 0b001;
 946 }
 947
 948 def AXFLAG : PstateWriteSimple<(ins), "axflag", "">, Sched<[WriteSys]> {
 949   let Inst{18-16} = 0b000;
 950   let Inst{11-8} = 0b0000;
 951   let Unpredictable{11-8} = 0b1111;
 952   let Inst{7-5} = 0b010;
 953 }
 954 } // HasAltNZCV
 955
 956
 957 // Armv8.5-A speculation barrier
 958 def SB : SimpleSystemI<0, (ins), "sb", "">, Sched<[]> {
 959   let Inst{20-5} = 0b0001100110000111;
 960   let Unpredictable{11-8} = 0b1111;
 961   let Predicates = [HasSB];
 962   let hasSideEffects = 1;
 963 }
 964
 965 def : InstAlias<"clrex", (CLREX 0xf)>;
 966 def : InstAlias<"isb", (ISB 0xf)>;
 967 def : InstAlias<"ssbb", (DSB 0)>;
 968 def : InstAlias<"pssbb", (DSB 4)>;
 969
 970 def MRS    : MRSI;
 971 def MSR    : MSRI;
 972 def MSRpstateImm1 : MSRpstateImm0_1;
 973 def MSRpstateImm4 : MSRpstateImm0_15;
 974
 975 // The thread pointer (on Linux, at least, where this has been implemented) is
 976 // TPIDR_EL0.
 977 def MOVbaseTLS : Pseudo<(outs GPR64:$dst), (ins),
 978                        [(set GPR64:$dst, AArch64threadpointer)]>, Sched<[WriteSys]>;
 979
 980 let Uses = [ X9 ], Defs = [ X16, X17, LR, NZCV ] in {
 981 def HWASAN_CHECK_MEMACCESS : Pseudo<
 982   (outs), (ins GPR64noip:$ptr, i32imm:$accessinfo),
 983   [(int_hwasan_check_memaccess X9, GPR64noip:$ptr, (i32 timm:$accessinfo))]>,
 984   Sched<[]>;
 985 def HWASAN_CHECK_MEMACCESS_SHORTGRANULES : Pseudo<
 986   (outs), (ins GPR64noip:$ptr, i32imm:$accessinfo),
 987   [(int_hwasan_check_memaccess_shortgranules X9, GPR64noip:$ptr, (i32 timm:$accessinfo))]>,
 988   Sched<[]>;
 989 }
 990
 991 // The cycle counter PMC register is PMCCNTR_EL0.
 992 let Predicates = [HasPerfMon] in
 993 def : Pat<(readcyclecounter), (MRS 0xdce8)>;
 994
 995 // FPCR register
 996 def : Pat<(i64 (int_aarch64_get_fpcr)), (MRS 0xda20)>;
 997
 998 // Generic system instructions
 999 def SYSxt  : SystemXtI<0, "sys">;
1000 def SYSLxt : SystemLXtI<1, "sysl">;
1001
1002 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
1003                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
1004                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
1005
1006
1007 let Predicates = [HasTME] in {
1008
1009 def TSTART : TMSystemI<0b0000, "tstart",
1010                       [(set GPR64:$Rt, (int_aarch64_tstart))]>;
1011
1012 def TCOMMIT : TMSystemINoOperand<0b0000, "tcommit", [(int_aarch64_tcommit)]>;
1013
1014 def TCANCEL : TMSystemException<0b011, "tcancel",
1015                                 [(int_aarch64_tcancel i64_imm0_65535:$imm)]>;
1016
1017 def TTEST : TMSystemI<0b0001, "ttest", [(set GPR64:$Rt, (int_aarch64_ttest))]> {
1018   let mayLoad = 0;
1019   let mayStore = 0;
1020 }
1021 } // HasTME
1022
1023 //===----------------------------------------------------------------------===//
1024 // Move immediate instructions.
1025 //===----------------------------------------------------------------------===//
1026
1027 defm MOVK : InsertImmediate<0b11, "movk">;
1028 defm MOVN : MoveImmediate<0b00, "movn">;
1029
1030 let PostEncoderMethod = "fixMOVZ" in
1031 defm MOVZ : MoveImmediate<0b10, "movz">;
1032
1033 // First group of aliases covers an implicit "lsl #0".
1034 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, i32_imm0_65535:$imm, 0), 0>;
1035 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, i32_imm0_65535:$imm, 0), 0>;
1036 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, i32_imm0_65535:$imm, 0)>;
1037 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, i32_imm0_65535:$imm, 0)>;
1038 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, i32_imm0_65535:$imm, 0)>;
1039 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, i32_imm0_65535:$imm, 0)>;
1040
1041 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
1042 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movw_symbol_g3:$sym, 48)>;
1043 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movw_symbol_g2:$sym, 32)>;
1044 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movw_symbol_g1:$sym, 16)>;
1045 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movw_symbol_g0:$sym, 0)>;
1046
1047 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movw_symbol_g3:$sym, 48)>;
1048 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movw_symbol_g2:$sym, 32)>;
1049 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movw_symbol_g1:$sym, 16)>;
1050 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movw_symbol_g0:$sym, 0)>;
1051
1052 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movw_symbol_g3:$sym, 48), 0>;
1053 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movw_symbol_g2:$sym, 32), 0>;
1054 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movw_symbol_g1:$sym, 16), 0>;
1055 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movw_symbol_g0:$sym, 0), 0>;
1056
1057 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movw_symbol_g1:$sym, 16)>;
1058 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movw_symbol_g0:$sym, 0)>;
1059
1060 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movw_symbol_g1:$sym, 16)>;
1061 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movw_symbol_g0:$sym, 0)>;
1062
1063 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movw_symbol_g1:$sym, 16), 0>;
1064 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movw_symbol_g0:$sym, 0), 0>;
1065
1066 // Final group of aliases covers true "mov $Rd, $imm" cases.
1067 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
1068                           int width, int shift> {
1069   def _asmoperand : AsmOperandClass {
1070     let Name = basename # width # "_lsl" # shift # "MovAlias";
1071     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
1072                                # shift # ">";
1073     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
1074   }
1075
1076   def _movimm : Operand<i32> {
1077     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
1078   }
1079
1080   def : InstAlias<"mov $Rd, $imm",
1081                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
1082 }
1083
1084 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
1085 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
1086
1087 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
1088 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
1089 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
1090 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
1091
1092 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
1093 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
1094
1095 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
1096 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
1097 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
1098 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
1099
1100 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
1101     isAsCheapAsAMove = 1 in {
1102 // FIXME: The following pseudo instructions are only needed because remat
1103 // cannot handle multiple instructions.  When that changes, we can select
1104 // directly to the real instructions and get rid of these pseudos.
1105
1106 def MOVi32imm
1107     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
1108              [(set GPR32:$dst, imm:$src)]>,
1109       Sched<[WriteImm]>;
1110 def MOVi64imm
1111     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
1112              [(set GPR64:$dst, imm:$src)]>,
1113       Sched<[WriteImm]>;
1114 } // isReMaterializable, isCodeGenOnly
1115
1116 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
1117 // eventual expansion code fewer bits to worry about getting right. Marshalling
1118 // the types is a little tricky though:
1119 def i64imm_32bit : ImmLeaf<i64, [{
1120   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
1121 }]>;
1122
1123 def s64imm_32bit : ImmLeaf<i64, [{
1124   int64_t Imm64 = static_cast<int64_t>(Imm);
1125   return Imm64 >= std::numeric_limits<int32_t>::min() &&
1126          Imm64 <= std::numeric_limits<int32_t>::max();
1127 }]>;
1128
1129 def trunc_imm : SDNodeXForm<imm, [{
1130   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i32);
1131 }]>;
1132
1133 def gi_trunc_imm : GICustomOperandRenderer<"renderTruncImm">,
1134   GISDNodeXFormEquiv<trunc_imm>;
1135
1136 let Predicates = [OptimizedGISelOrOtherSelector] in {
1137 // The SUBREG_TO_REG isn't eliminated at -O0, which can result in pointless
1138 // copies.
1139 def : Pat<(i64 i64imm_32bit:$src),
1140           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
1141 }
1142
1143 // Materialize FP constants via MOVi32imm/MOVi64imm (MachO large code model).
1144 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
1145 return CurDAG->getTargetConstant(
1146   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
1147 }]>;
1148
1149 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
1150 return CurDAG->getTargetConstant(
1151   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
1152 }]>;
1153
1154
1155 def : Pat<(f32 fpimm:$in),
1156   (COPY_TO_REGCLASS (MOVi32imm (bitcast_fpimm_to_i32 f32:$in)), FPR32)>;
1157 def : Pat<(f64 fpimm:$in),
1158   (COPY_TO_REGCLASS (MOVi64imm (bitcast_fpimm_to_i64 f64:$in)), FPR64)>;
1159
1160
1161 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
1162 // sequences.
1163 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
1164                              tglobaladdr:$g1, tglobaladdr:$g0),
1165           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g0, 0),
1166                                   tglobaladdr:$g1, 16),
1167                           tglobaladdr:$g2, 32),
1168                   tglobaladdr:$g3, 48)>;
1169
1170 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
1171                              tblockaddress:$g1, tblockaddress:$g0),
1172           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g0, 0),
1173                                   tblockaddress:$g1, 16),
1174                           tblockaddress:$g2, 32),
1175                   tblockaddress:$g3, 48)>;
1176
1177 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
1178                              tconstpool:$g1, tconstpool:$g0),
1179           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g0, 0),
1180                                   tconstpool:$g1, 16),
1181                           tconstpool:$g2, 32),
1182                   tconstpool:$g3, 48)>;
1183
1184 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
1185                              tjumptable:$g1, tjumptable:$g0),
1186           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g0, 0),
1187                                   tjumptable:$g1, 16),
1188                           tjumptable:$g2, 32),
1189                   tjumptable:$g3, 48)>;
1190
1191
1192 //===----------------------------------------------------------------------===//
1193 // Arithmetic instructions.
1194 //===----------------------------------------------------------------------===//
1195
1196 // Add/subtract with carry.
1197 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
1198 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
1199
1200 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
1201 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
1202 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
1203 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
1204
1205 // Add/subtract
1206 defm ADD : AddSub<0, "add", "sub", add>;
1207 defm SUB : AddSub<1, "sub", "add">;
1208
1209 def : InstAlias<"mov $dst, $src",
1210                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
1211 def : InstAlias<"mov $dst, $src",
1212                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
1213 def : InstAlias<"mov $dst, $src",
1214                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
1215 def : InstAlias<"mov $dst, $src",
1216                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
1217
1218 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn", "subs", "cmp">;
1219 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp", "adds", "cmn">;
1220
1221 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
1222 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
1223           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
1224 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
1225           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
1226 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
1227           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
1228 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
1229           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
1230 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
1231           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
1232 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
1233           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
1234 let AddedComplexity = 1 in {
1235 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32_i32:$R3),
1236           (SUBSWrx GPR32sp:$R2, arith_extended_reg32_i32:$R3)>;
1237 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64_i64:$R3),
1238           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64_i64:$R3)>;
1239 }
1240
1241 // Because of the immediate format for add/sub-imm instructions, the
1242 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
1243 //  These patterns capture that transformation.
1244 let AddedComplexity = 1 in {
1245 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
1246           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
1247 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
1248           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
1249 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
1250           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
1251 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
1252           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
1253 }
1254
1255 // Because of the immediate format for add/sub-imm instructions, the
1256 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
1257 //  These patterns capture that transformation.
1258 let AddedComplexity = 1 in {
1259 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
1260           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
1261 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
1262           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
1263 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
1264           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
1265 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
1266           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
1267 }
1268
1269 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
1270 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
1271 def : InstAlias<"neg $dst, $src$shift",
1272                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
1273 def : InstAlias<"neg $dst, $src$shift",
1274                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
1275
1276 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
1277 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
1278 def : InstAlias<"negs $dst, $src$shift",
1279                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
1280 def : InstAlias<"negs $dst, $src$shift",
1281                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
1282
1283
1284 // Unsigned/Signed divide
1285 defm UDIV : Div<0, "udiv", udiv>;
1286 defm SDIV : Div<1, "sdiv", sdiv>;
1287
1288 def : Pat<(int_aarch64_udiv GPR32:$Rn, GPR32:$Rm), (UDIVWr GPR32:$Rn, GPR32:$Rm)>;
1289 def : Pat<(int_aarch64_udiv GPR64:$Rn, GPR64:$Rm), (UDIVXr GPR64:$Rn, GPR64:$Rm)>;
1290 def : Pat<(int_aarch64_sdiv GPR32:$Rn, GPR32:$Rm), (SDIVWr GPR32:$Rn, GPR32:$Rm)>;
1291 def : Pat<(int_aarch64_sdiv GPR64:$Rn, GPR64:$Rm), (SDIVXr GPR64:$Rn, GPR64:$Rm)>;
1292
1293 // Variable shift
1294 defm ASRV : Shift<0b10, "asr", sra>;
1295 defm LSLV : Shift<0b00, "lsl", shl>;
1296 defm LSRV : Shift<0b01, "lsr", srl>;
1297 defm RORV : Shift<0b11, "ror", rotr>;
1298
1299 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
1300 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
1301 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
1302 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
1303 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
1304 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
1305 def : ShiftAlias<"rorv", RORVWr, GPR32>;
1306 def : ShiftAlias<"rorv", RORVXr, GPR64>;
1307
1308 // Multiply-add
1309 let AddedComplexity = 5 in {
1310 defm MADD : MulAccum<0, "madd", add>;
1311 defm MSUB : MulAccum<1, "msub", sub>;
1312
1313 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
1314           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
1315 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
1316           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
1317
1318 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
1319           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
1320 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
1321           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
1322 def : Pat<(i32 (mul (ineg GPR32:$Rn), GPR32:$Rm)),
1323           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
1324 def : Pat<(i64 (mul (ineg GPR64:$Rn), GPR64:$Rm)),
1325           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
1326 } // AddedComplexity = 5
1327
1328 let AddedComplexity = 5 in {
1329 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
1330 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
1331 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
1332 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
1333
1334 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
1335           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
1336 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
1337           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
1338
1339 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
1340           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
1341 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
1342           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
1343
1344 def : Pat<(i64 (mul (sext GPR32:$Rn), (s64imm_32bit:$C))),
1345           (SMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
1346 def : Pat<(i64 (mul (zext GPR32:$Rn), (i64imm_32bit:$C))),
1347           (UMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
1348 def : Pat<(i64 (mul (sext_inreg GPR64:$Rn, i32), (s64imm_32bit:$C))),
1349           (SMADDLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
1350                      (MOVi32imm (trunc_imm imm:$C)), XZR)>;
1351
1352 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (s64imm_32bit:$C)))),
1353           (SMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
1354 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (i64imm_32bit:$C)))),
1355           (UMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), XZR)>;
1356 def : Pat<(i64 (ineg (mul (sext_inreg GPR64:$Rn, i32), (s64imm_32bit:$C)))),
1357           (SMSUBLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
1358                      (MOVi32imm (trunc_imm imm:$C)), XZR)>;
1359
1360 def : Pat<(i64 (add (mul (sext GPR32:$Rn), (s64imm_32bit:$C)), GPR64:$Ra)),
1361           (SMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
1362 def : Pat<(i64 (add (mul (zext GPR32:$Rn), (i64imm_32bit:$C)), GPR64:$Ra)),
1363           (UMADDLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
1364 def : Pat<(i64 (add (mul (sext_inreg GPR64:$Rn, i32), (s64imm_32bit:$C)),
1365                     GPR64:$Ra)),
1366           (SMADDLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
1367                      (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
1368
1369 def : Pat<(i64 (sub GPR64:$Ra, (mul (sext GPR32:$Rn), (s64imm_32bit:$C)))),
1370           (SMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
1371 def : Pat<(i64 (sub GPR64:$Ra, (mul (zext GPR32:$Rn), (i64imm_32bit:$C)))),
1372           (UMSUBLrrr GPR32:$Rn, (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
1373 def : Pat<(i64 (sub GPR64:$Ra, (mul (sext_inreg GPR64:$Rn, i32),
1374                                     (s64imm_32bit:$C)))),
1375           (SMSUBLrrr (i32 (EXTRACT_SUBREG GPR64:$Rn, sub_32)),
1376                      (MOVi32imm (trunc_imm imm:$C)), GPR64:$Ra)>;
1377 } // AddedComplexity = 5
1378
1379 def : MulAccumWAlias<"mul", MADDWrrr>;
1380 def : MulAccumXAlias<"mul", MADDXrrr>;
1381 def : MulAccumWAlias<"mneg", MSUBWrrr>;
1382 def : MulAccumXAlias<"mneg", MSUBXrrr>;
1383 def : WideMulAccumAlias<"smull", SMADDLrrr>;
1384 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
1385 def : WideMulAccumAlias<"umull", UMADDLrrr>;
1386 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
1387
1388 // Multiply-high
1389 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
1390 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
1391
1392 // CRC32
1393 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
1394 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
1395 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
1396 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
1397
1398 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
1399 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
1400 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
1401 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
1402
1403 // v8.1 atomic CAS
1404 defm CAS   : CompareAndSwap<0, 0, "">;
1405 defm CASA  : CompareAndSwap<1, 0, "a">;
1406 defm CASL  : CompareAndSwap<0, 1, "l">;
1407 defm CASAL : CompareAndSwap<1, 1, "al">;
1408
1409 // v8.1 atomic CASP
1410 defm CASP   : CompareAndSwapPair<0, 0, "">;
1411 defm CASPA  : CompareAndSwapPair<1, 0, "a">;
1412 defm CASPL  : CompareAndSwapPair<0, 1, "l">;
1413 defm CASPAL : CompareAndSwapPair<1, 1, "al">;
1414
1415 // v8.1 atomic SWP
1416 defm SWP   : Swap<0, 0, "">;
1417 defm SWPA  : Swap<1, 0, "a">;
1418 defm SWPL  : Swap<0, 1, "l">;
1419 defm SWPAL : Swap<1, 1, "al">;
1420
1421 // v8.1 atomic LD<OP>(register). Performs load and then ST<OP>(register)
1422 defm LDADD   : LDOPregister<0b000, "add", 0, 0, "">;
1423 defm LDADDA  : LDOPregister<0b000, "add", 1, 0, "a">;
1424 defm LDADDL  : LDOPregister<0b000, "add", 0, 1, "l">;
1425 defm LDADDAL : LDOPregister<0b000, "add", 1, 1, "al">;
1426
1427 defm LDCLR   : LDOPregister<0b001, "clr", 0, 0, "">;
1428 defm LDCLRA  : LDOPregister<0b001, "clr", 1, 0, "a">;
1429 defm LDCLRL  : LDOPregister<0b001, "clr", 0, 1, "l">;
1430 defm LDCLRAL : LDOPregister<0b001, "clr", 1, 1, "al">;
1431
1432 defm LDEOR   : LDOPregister<0b010, "eor", 0, 0, "">;
1433 defm LDEORA  : LDOPregister<0b010, "eor", 1, 0, "a">;
1434 defm LDEORL  : LDOPregister<0b010, "eor", 0, 1, "l">;
1435 defm LDEORAL : LDOPregister<0b010, "eor", 1, 1, "al">;
1436
1437 defm LDSET   : LDOPregister<0b011, "set", 0, 0, "">;
1438 defm LDSETA  : LDOPregister<0b011, "set", 1, 0, "a">;
1439 defm LDSETL  : LDOPregister<0b011, "set", 0, 1, "l">;
1440 defm LDSETAL : LDOPregister<0b011, "set", 1, 1, "al">;
1441
1442 defm LDSMAX   : LDOPregister<0b100, "smax", 0, 0, "">;
1443 defm LDSMAXA  : LDOPregister<0b100, "smax", 1, 0, "a">;
1444 defm LDSMAXL  : LDOPregister<0b100, "smax", 0, 1, "l">;
1445 defm LDSMAXAL : LDOPregister<0b100, "smax", 1, 1, "al">;
1446
1447 defm LDSMIN   : LDOPregister<0b101, "smin", 0, 0, "">;
1448 defm LDSMINA  : LDOPregister<0b101, "smin", 1, 0, "a">;
1449 defm LDSMINL  : LDOPregister<0b101, "smin", 0, 1, "l">;
1450 defm LDSMINAL : LDOPregister<0b101, "smin", 1, 1, "al">;
1451
1452 defm LDUMAX   : LDOPregister<0b110, "umax", 0, 0, "">;
1453 defm LDUMAXA  : LDOPregister<0b110, "umax", 1, 0, "a">;
1454 defm LDUMAXL  : LDOPregister<0b110, "umax", 0, 1, "l">;
1455 defm LDUMAXAL : LDOPregister<0b110, "umax", 1, 1, "al">;
1456
1457 defm LDUMIN   : LDOPregister<0b111, "umin", 0, 0, "">;
1458 defm LDUMINA  : LDOPregister<0b111, "umin", 1, 0, "a">;
1459 defm LDUMINL  : LDOPregister<0b111, "umin", 0, 1, "l">;
1460 defm LDUMINAL : LDOPregister<0b111, "umin", 1, 1, "al">;
1461
1462 // v8.1 atomic ST<OP>(register) as aliases to "LD<OP>(register) when Rt=xZR"
1463 defm : STOPregister<"stadd","LDADD">; // STADDx
1464 defm : STOPregister<"stclr","LDCLR">; // STCLRx
1465 defm : STOPregister<"steor","LDEOR">; // STEORx
1466 defm : STOPregister<"stset","LDSET">; // STSETx
1467 defm : STOPregister<"stsmax","LDSMAX">;// STSMAXx
1468 defm : STOPregister<"stsmin","LDSMIN">;// STSMINx
1469 defm : STOPregister<"stumax","LDUMAX">;// STUMAXx
1470 defm : STOPregister<"stumin","LDUMIN">;// STUMINx
1471
1472 // v8.5 Memory Tagging Extension
1473 let Predicates = [HasMTE] in {
1474
1475 def IRG   : BaseTwoOperand<0b0100, GPR64sp, "irg", int_aarch64_irg, GPR64sp, GPR64>,
1476             Sched<[]>{
1477   let Inst{31} = 1;
1478 }
1479 def GMI   : BaseTwoOperand<0b0101, GPR64, "gmi", int_aarch64_gmi, GPR64sp>, Sched<[]>{
1480   let Inst{31} = 1;
1481   let isNotDuplicable = 1;
1482 }
1483 def ADDG  : AddSubG<0, "addg", null_frag>;
1484 def SUBG  : AddSubG<1, "subg", null_frag>;
1485
1486 def : InstAlias<"irg $dst, $src", (IRG GPR64sp:$dst, GPR64sp:$src, XZR), 1>;
1487
1488 def SUBP : SUBP<0, "subp", int_aarch64_subp>, Sched<[]>;
1489 def SUBPS : SUBP<1, "subps", null_frag>, Sched<[]>{
1490   let Defs = [NZCV];
1491 }
1492
1493 def : InstAlias<"cmpp $lhs, $rhs", (SUBPS XZR, GPR64sp:$lhs, GPR64sp:$rhs), 0>;
1494
1495 def LDG : MemTagLoad<"ldg", "\t$Rt, [$Rn, $offset]">;
1496
1497 def : Pat<(int_aarch64_addg (am_indexedu6s128 GPR64sp:$Rn, uimm6s16:$imm6), imm0_15:$imm4),
1498           (ADDG GPR64sp:$Rn, imm0_63:$imm6, imm0_15:$imm4)>;
1499 def : Pat<(int_aarch64_ldg GPR64:$Rt, (am_indexeds9s128 GPR64sp:$Rn,  simm9s16:$offset)),
1500           (LDG GPR64:$Rt, GPR64sp:$Rn,  simm9s16:$offset)>;
1501
1502 def : InstAlias<"ldg $Rt, [$Rn]", (LDG GPR64:$Rt, GPR64sp:$Rn, 0), 1>;
1503
1504 def LDGM : MemTagVector<1, "ldgm", "\t$Rt, [$Rn]",
1505                    (outs GPR64:$Rt), (ins GPR64sp:$Rn)>;
1506 def STGM : MemTagVector<0, "stgm", "\t$Rt, [$Rn]",
1507                    (outs), (ins GPR64:$Rt, GPR64sp:$Rn)>;
1508 def STZGM : MemTagVector<0, "stzgm", "\t$Rt, [$Rn]",
1509                    (outs), (ins GPR64:$Rt, GPR64sp:$Rn)> {
1510   let Inst{23} = 0;
1511 }
1512
1513 defm STG   : MemTagStore<0b00, "stg">;
1514 defm STZG  : MemTagStore<0b01, "stzg">;
1515 defm ST2G  : MemTagStore<0b10, "st2g">;
1516 defm STZ2G : MemTagStore<0b11, "stz2g">;
1517
1518 def : Pat<(AArch64stg GPR64sp:$Rn, (am_indexeds9s128 GPR64sp:$Rm, simm9s16:$imm)),
1519           (STGOffset $Rn, $Rm, $imm)>;
1520 def : Pat<(AArch64stzg GPR64sp:$Rn, (am_indexeds9s128 GPR64sp:$Rm, simm9s16:$imm)),
1521           (STZGOffset $Rn, $Rm, $imm)>;
1522 def : Pat<(AArch64st2g GPR64sp:$Rn, (am_indexeds9s128 GPR64sp:$Rm, simm9s16:$imm)),
1523           (ST2GOffset $Rn, $Rm, $imm)>;
1524 def : Pat<(AArch64stz2g GPR64sp:$Rn, (am_indexeds9s128 GPR64sp:$Rm, simm9s16:$imm)),
1525           (STZ2GOffset $Rn, $Rm, $imm)>;
1526
1527 defm STGP     : StorePairOffset <0b01, 0, GPR64z, simm7s16, "stgp">;
1528 def  STGPpre  : StorePairPreIdx <0b01, 0, GPR64z, simm7s16, "stgp">;
1529 def  STGPpost : StorePairPostIdx<0b01, 0, GPR64z, simm7s16, "stgp">;
1530
1531 def : Pat<(int_aarch64_stg GPR64:$Rt, (am_indexeds9s128 GPR64sp:$Rn, simm9s16:$offset)),
1532           (STGOffset GPR64:$Rt, GPR64sp:$Rn,  simm9s16:$offset)>;
1533
1534 def : Pat<(int_aarch64_stgp (am_indexed7s128 GPR64sp:$Rn, simm7s16:$imm), GPR64:$Rt, GPR64:$Rt2),
1535           (STGPi $Rt, $Rt2, $Rn, $imm)>;
1536
1537 def IRGstack
1538     : Pseudo<(outs GPR64sp:$Rd), (ins GPR64sp:$Rsp, GPR64:$Rm), []>,
1539       Sched<[]>;
1540 def TAGPstack
1541     : Pseudo<(outs GPR64sp:$Rd), (ins GPR64sp:$Rn, uimm6s16:$imm6, GPR64sp:$Rm, imm0_15:$imm4), []>,
1542       Sched<[]>;
1543
1544 // Explicit SP in the first operand prevents ShrinkWrap optimization
1545 // from leaving this instruction out of the stack frame. When IRGstack
1546 // is transformed into IRG, this operand is replaced with the actual
1547 // register / expression for the tagged base pointer of the current function.
1548 def : Pat<(int_aarch64_irg_sp i64:$Rm), (IRGstack SP, i64:$Rm)>;
1549
1550 // Large STG to be expanded into a loop. $sz is the size, $Rn is start address.
1551 // $Rn_wback is one past the end of the range. $Rm is the loop counter.
1552 let isCodeGenOnly=1, mayStore=1 in {
1553 def STGloop_wback
1554     : Pseudo<(outs GPR64common:$Rm, GPR64sp:$Rn_wback), (ins i64imm:$sz, GPR64sp:$Rn),
1555              [], "$Rn = $Rn_wback,@earlyclobber $Rn_wback,@earlyclobber $Rm" >,
1556       Sched<[WriteAdr, WriteST]>;
1557
1558 def STZGloop_wback
1559     : Pseudo<(outs GPR64common:$Rm, GPR64sp:$Rn_wback), (ins i64imm:$sz, GPR64sp:$Rn),
1560              [], "$Rn = $Rn_wback,@earlyclobber $Rn_wback,@earlyclobber $Rm" >,
1561       Sched<[WriteAdr, WriteST]>;
1562
1563 // A variant of the above where $Rn2 is an independent register not tied to the input register $Rn.
1564 // Their purpose is to use a FrameIndex operand as $Rn (which of course can not be written back).
1565 def STGloop
1566     : Pseudo<(outs GPR64common:$Rm, GPR64sp:$Rn2), (ins i64imm:$sz, GPR64sp:$Rn),
1567              [], "@earlyclobber $Rn2,@earlyclobber $Rm" >,
1568       Sched<[WriteAdr, WriteST]>;
1569
1570 def STZGloop
1571     : Pseudo<(outs GPR64common:$Rm, GPR64sp:$Rn2), (ins i64imm:$sz, GPR64sp:$Rn),
1572              [], "@earlyclobber $Rn2,@earlyclobber $Rm" >,
1573       Sched<[WriteAdr, WriteST]>;
1574 }
1575
1576 } // Predicates = [HasMTE]
1577
1578 //===----------------------------------------------------------------------===//
1579 // Logical instructions.
1580 //===----------------------------------------------------------------------===//
1581
1582 // (immediate)
1583 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag, "bics">;
1584 defm AND  : LogicalImm<0b00, "and", and, "bic">;
1585 defm EOR  : LogicalImm<0b10, "eor", xor, "eon">;
1586 defm ORR  : LogicalImm<0b01, "orr", or, "orn">;
1587
1588 // FIXME: these aliases *are* canonical sometimes (when movz can't be
1589 // used). Actually, it seems to be working right now, but putting logical_immXX
1590 // here is a bit dodgy on the AsmParser side too.
1591 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
1592                                           logical_imm32:$imm), 0>;
1593 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
1594                                           logical_imm64:$imm), 0>;
1595
1596
1597 // (register)
1598 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
1599 defm BICS : LogicalRegS<0b11, 1, "bics",
1600                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
1601 defm AND  : LogicalReg<0b00, 0, "and", and>;
1602 defm BIC  : LogicalReg<0b00, 1, "bic",
1603                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1604 defm EON  : LogicalReg<0b10, 1, "eon",
1605                        BinOpFrag<(not (xor node:$LHS, node:$RHS))>>;
1606 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
1607 defm ORN  : LogicalReg<0b01, 1, "orn",
1608                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
1609 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
1610
1611 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
1612 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
1613
1614 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
1615 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
1616
1617 def : InstAlias<"mvn $Wd, $Wm$sh",
1618                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
1619 def : InstAlias<"mvn $Xd, $Xm$sh",
1620                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
1621
1622 def : InstAlias<"tst $src1, $src2",
1623                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
1624 def : InstAlias<"tst $src1, $src2",
1625                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
1626
1627 def : InstAlias<"tst $src1, $src2",
1628                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
1629 def : InstAlias<"tst $src1, $src2",
1630                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
1631
1632 def : InstAlias<"tst $src1, $src2$sh",
1633                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
1634 def : InstAlias<"tst $src1, $src2$sh",
1635                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
1636
1637
1638 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
1639 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
1640
1641
1642 //===----------------------------------------------------------------------===//
1643 // One operand data processing instructions.
1644 //===----------------------------------------------------------------------===//
1645
1646 defm CLS    : OneOperandData<0b101, "cls">;
1647 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
1648 defm RBIT   : OneOperandData<0b000, "rbit", bitreverse>;
1649
1650 def  REV16Wr : OneWRegData<0b001, "rev16",
1651                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
1652 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
1653
1654 def : Pat<(cttz GPR32:$Rn),
1655           (CLZWr (RBITWr GPR32:$Rn))>;
1656 def : Pat<(cttz GPR64:$Rn),
1657           (CLZXr (RBITXr GPR64:$Rn))>;
1658 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
1659                 (i32 1))),
1660           (CLSWr GPR32:$Rn)>;
1661 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
1662                 (i64 1))),
1663           (CLSXr GPR64:$Rn)>;
1664 def : Pat<(int_aarch64_cls GPR32:$Rn), (CLSWr GPR32:$Rn)>;
1665 def : Pat<(int_aarch64_cls64 GPR64:$Rm), (EXTRACT_SUBREG (CLSXr GPR64:$Rm), sub_32)>;
1666
1667 // Unlike the other one operand instructions, the instructions with the "rev"
1668 // mnemonic do *not* just different in the size bit, but actually use different
1669 // opcode bits for the different sizes.
1670 def REVWr   : OneWRegData<0b010, "rev", bswap>;
1671 def REVXr   : OneXRegData<0b011, "rev", bswap>;
1672 def REV32Xr : OneXRegData<0b010, "rev32",
1673                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
1674
1675 def : InstAlias<"rev64 $Rd, $Rn", (REVXr GPR64:$Rd, GPR64:$Rn), 0>;
1676
1677 // The bswap commutes with the rotr so we want a pattern for both possible
1678 // orders.
1679 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
1680 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
1681
1682 //===----------------------------------------------------------------------===//
1683 // Bitfield immediate extraction instruction.
1684 //===----------------------------------------------------------------------===//
1685 let hasSideEffects = 0 in
1686 defm EXTR : ExtractImm<"extr">;
1687 def : InstAlias<"ror $dst, $src, $shift",
1688             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
1689 def : InstAlias<"ror $dst, $src, $shift",
1690             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
1691
1692 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
1693           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
1694 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
1695           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
1696
1697 //===----------------------------------------------------------------------===//
1698 // Other bitfield immediate instructions.
1699 //===----------------------------------------------------------------------===//
1700 let hasSideEffects = 0 in {
1701 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
1702 defm SBFM : BitfieldImm<0b00, "sbfm">;
1703 defm UBFM : BitfieldImm<0b10, "ubfm">;
1704 }
1705
1706 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
1707   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
1708   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1709 }]>;
1710
1711 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
1712   uint64_t enc = 31 - N->getZExtValue();
1713   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1714 }]>;
1715
1716 // min(7, 31 - shift_amt)
1717 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
1718   uint64_t enc = 31 - N->getZExtValue();
1719   enc = enc > 7 ? 7 : enc;
1720   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1721 }]>;
1722
1723 // min(15, 31 - shift_amt)
1724 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
1725   uint64_t enc = 31 - N->getZExtValue();
1726   enc = enc > 15 ? 15 : enc;
1727   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1728 }]>;
1729
1730 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
1731   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
1732   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1733 }]>;
1734
1735 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
1736   uint64_t enc = 63 - N->getZExtValue();
1737   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1738 }]>;
1739
1740 // min(7, 63 - shift_amt)
1741 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
1742   uint64_t enc = 63 - N->getZExtValue();
1743   enc = enc > 7 ? 7 : enc;
1744   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1745 }]>;
1746
1747 // min(15, 63 - shift_amt)
1748 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
1749   uint64_t enc = 63 - N->getZExtValue();
1750   enc = enc > 15 ? 15 : enc;
1751   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1752 }]>;
1753
1754 // min(31, 63 - shift_amt)
1755 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
1756   uint64_t enc = 63 - N->getZExtValue();
1757   enc = enc > 31 ? 31 : enc;
1758   return CurDAG->getTargetConstant(enc, SDLoc(N), MVT::i64);
1759 }]>;
1760
1761 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
1762           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
1763                               (i64 (i32shift_b imm0_31:$imm)))>;
1764 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
1765           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
1766                               (i64 (i64shift_b imm0_63:$imm)))>;
1767
1768 let AddedComplexity = 10 in {
1769 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
1770           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
1771 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
1772           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
1773 }
1774
1775 def : InstAlias<"asr $dst, $src, $shift",
1776                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
1777 def : InstAlias<"asr $dst, $src, $shift",
1778                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
1779 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
1780 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
1781 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
1782 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
1783 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
1784
1785 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
1786           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
1787 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
1788           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
1789
1790 def : InstAlias<"lsr $dst, $src, $shift",
1791                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
1792 def : InstAlias<"lsr $dst, $src, $shift",
1793                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
1794 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
1795 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
1796 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
1797 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
1798 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
1799
1800 //===----------------------------------------------------------------------===//
1801 // Conditional comparison instructions.
1802 //===----------------------------------------------------------------------===//
1803 defm CCMN : CondComparison<0, "ccmn", AArch64ccmn>;
1804 defm CCMP : CondComparison<1, "ccmp", AArch64ccmp>;
1805
1806 //===----------------------------------------------------------------------===//
1807 // Conditional select instructions.
1808 //===----------------------------------------------------------------------===//
1809 defm CSEL  : CondSelect<0, 0b00, "csel">;
1810
1811 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
1812 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
1813 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
1814 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
1815
1816 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1817           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1818 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1819           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1820 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1821           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1822 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1823           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1824 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
1825           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
1826 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
1827           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
1828
1829 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
1830           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
1831 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
1832           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
1833 def : Pat<(AArch64csel GPR32:$tval, (i32 1), (i32 imm:$cc), NZCV),
1834           (CSINCWr GPR32:$tval, WZR, (i32 imm:$cc))>;
1835 def : Pat<(AArch64csel GPR64:$tval, (i64 1), (i32 imm:$cc), NZCV),
1836           (CSINCXr GPR64:$tval, XZR, (i32 imm:$cc))>;
1837 def : Pat<(AArch64csel (i32 1), GPR32:$fval, (i32 imm:$cc), NZCV),
1838           (CSINCWr GPR32:$fval, WZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1839 def : Pat<(AArch64csel (i64 1), GPR64:$fval, (i32 imm:$cc), NZCV),
1840           (CSINCXr GPR64:$fval, XZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1841 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
1842           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
1843 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
1844           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
1845 def : Pat<(AArch64csel GPR32:$tval, (i32 -1), (i32 imm:$cc), NZCV),
1846           (CSINVWr GPR32:$tval, WZR, (i32 imm:$cc))>;
1847 def : Pat<(AArch64csel GPR64:$tval, (i64 -1), (i32 imm:$cc), NZCV),
1848           (CSINVXr GPR64:$tval, XZR, (i32 imm:$cc))>;
1849 def : Pat<(AArch64csel (i32 -1), GPR32:$fval, (i32 imm:$cc), NZCV),
1850           (CSINVWr GPR32:$fval, WZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1851 def : Pat<(AArch64csel (i64 -1), GPR64:$fval, (i32 imm:$cc), NZCV),
1852           (CSINVXr GPR64:$fval, XZR, (i32 (inv_cond_XFORM imm:$cc)))>;
1853
1854 // The inverse of the condition code from the alias instruction is what is used
1855 // in the aliased instruction. The parser all ready inverts the condition code
1856 // for these aliases.
1857 def : InstAlias<"cset $dst, $cc",
1858                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1859 def : InstAlias<"cset $dst, $cc",
1860                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1861
1862 def : InstAlias<"csetm $dst, $cc",
1863                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
1864 def : InstAlias<"csetm $dst, $cc",
1865                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
1866
1867 def : InstAlias<"cinc $dst, $src, $cc",
1868                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1869 def : InstAlias<"cinc $dst, $src, $cc",
1870                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1871
1872 def : InstAlias<"cinv $dst, $src, $cc",
1873                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1874 def : InstAlias<"cinv $dst, $src, $cc",
1875                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1876
1877 def : InstAlias<"cneg $dst, $src, $cc",
1878                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
1879 def : InstAlias<"cneg $dst, $src, $cc",
1880                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
1881
1882 //===----------------------------------------------------------------------===//
1883 // PC-relative instructions.
1884 //===----------------------------------------------------------------------===//
1885 let isReMaterializable = 1 in {
1886 let hasSideEffects = 0, mayStore = 0, mayLoad = 0 in {
1887 def ADR  : ADRI<0, "adr", adrlabel,
1888                 [(set GPR64:$Xd, (AArch64adr tglobaladdr:$label))]>;
1889 } // hasSideEffects = 0
1890
1891 def ADRP : ADRI<1, "adrp", adrplabel,
1892                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
1893 } // isReMaterializable = 1
1894
1895 // page address of a constant pool entry, block address
1896 def : Pat<(AArch64adr tconstpool:$cp), (ADR tconstpool:$cp)>;
1897 def : Pat<(AArch64adr tblockaddress:$cp), (ADR tblockaddress:$cp)>;
1898 def : Pat<(AArch64adr texternalsym:$sym), (ADR texternalsym:$sym)>;
1899 def : Pat<(AArch64adr tjumptable:$sym), (ADR tjumptable:$sym)>;
1900 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
1901 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
1902 def : Pat<(AArch64adrp texternalsym:$sym), (ADRP texternalsym:$sym)>;
1903
1904 //===----------------------------------------------------------------------===//
1905 // Unconditional branch (register) instructions.
1906 //===----------------------------------------------------------------------===//
1907
1908 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1909 def RET  : BranchReg<0b0010, "ret", []>;
1910 def DRPS : SpecialReturn<0b0101, "drps">;
1911 def ERET : SpecialReturn<0b0100, "eret">;
1912 } // isReturn = 1, isTerminator = 1, isBarrier = 1
1913
1914 // Default to the LR register.
1915 def : InstAlias<"ret", (RET LR)>;
1916
1917 let isCall = 1, Defs = [LR], Uses = [SP] in {
1918 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
1919 } // isCall
1920
1921 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1922 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1923 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1924
1925 // Create a separate pseudo-instruction for codegen to use so that we don't
1926 // flag lr as used in every function. It'll be restored before the RET by the
1927 // epilogue if it's legitimately used.
1928 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]>,
1929                    Sched<[WriteBrReg]> {
1930   let isTerminator = 1;
1931   let isBarrier = 1;
1932   let isReturn = 1;
1933 }
1934
1935 // This is a directive-like pseudo-instruction. The purpose is to insert an
1936 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1937 // (which in the usual case is a BLR).
1938 let hasSideEffects = 1 in
1939 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []>, Sched<[]> {
1940   let AsmString = ".tlsdesccall $sym";
1941 }
1942
1943 // Pseudo instruction to tell the streamer to emit a 'B' character into the
1944 // augmentation string.
1945 def EMITBKEY : Pseudo<(outs), (ins), []>, Sched<[]> {}
1946
1947 // FIXME: maybe the scratch register used shouldn't be fixed to X1?
1948 // FIXME: can "hasSideEffects be dropped?
1949 let isCall = 1, Defs = [LR, X0, X1], hasSideEffects = 1,
1950     isCodeGenOnly = 1 in
1951 def TLSDESC_CALLSEQ
1952     : Pseudo<(outs), (ins i64imm:$sym),
1953              [(AArch64tlsdesc_callseq tglobaltlsaddr:$sym)]>,
1954       Sched<[WriteI, WriteLD, WriteI, WriteBrReg]>;
1955 def : Pat<(AArch64tlsdesc_callseq texternalsym:$sym),
1956           (TLSDESC_CALLSEQ texternalsym:$sym)>;
1957
1958 //===----------------------------------------------------------------------===//
1959 // Conditional branch (immediate) instruction.
1960 //===----------------------------------------------------------------------===//
1961 def Bcc : BranchCond;
1962
1963 //===----------------------------------------------------------------------===//
1964 // Compare-and-branch instructions.
1965 //===----------------------------------------------------------------------===//
1966 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1967 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1968
1969 //===----------------------------------------------------------------------===//
1970 // Test-bit-and-branch instructions.
1971 //===----------------------------------------------------------------------===//
1972 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1973 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1974
1975 //===----------------------------------------------------------------------===//
1976 // Unconditional branch (immediate) instructions.
1977 //===----------------------------------------------------------------------===//
1978 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1979 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1980 } // isBranch, isTerminator, isBarrier
1981
1982 let isCall = 1, Defs = [LR], Uses = [SP] in {
1983 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1984 } // isCall
1985 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1986
1987 //===----------------------------------------------------------------------===//
1988 // Exception generation instructions.
1989 //===----------------------------------------------------------------------===//
1990 let isTrap = 1 in {
1991 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1992 }
1993 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1994 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1995 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1996 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1997 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1998 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1999 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
2000
2001 // DCPSn defaults to an immediate operand of zero if unspecified.
2002 def : InstAlias<"dcps1", (DCPS1 0)>;
2003 def : InstAlias<"dcps2", (DCPS2 0)>;
2004 def : InstAlias<"dcps3", (DCPS3 0)>;
2005
2006 def UDF : UDFType<0, "udf">;
2007
2008 //===----------------------------------------------------------------------===//
2009 // Load instructions.
2010 //===----------------------------------------------------------------------===//
2011
2012 // Pair (indexed, offset)
2013 defm LDPW : LoadPairOffset<0b00, 0, GPR32z, simm7s4, "ldp">;
2014 defm LDPX : LoadPairOffset<0b10, 0, GPR64z, simm7s8, "ldp">;
2015 defm LDPS : LoadPairOffset<0b00, 1, FPR32Op, simm7s4, "ldp">;
2016 defm LDPD : LoadPairOffset<0b01, 1, FPR64Op, simm7s8, "ldp">;
2017 defm LDPQ : LoadPairOffset<0b10, 1, FPR128Op, simm7s16, "ldp">;
2018
2019 defm LDPSW : LoadPairOffset<0b01, 0, GPR64z, simm7s4, "ldpsw">;
2020
2021 // Pair (pre-indexed)
2022 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32z, simm7s4, "ldp">;
2023 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64z, simm7s8, "ldp">;
2024 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32Op, simm7s4, "ldp">;
2025 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64Op, simm7s8, "ldp">;
2026 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128Op, simm7s16, "ldp">;
2027
2028 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64z, simm7s4, "ldpsw">;
2029
2030 // Pair (post-indexed)
2031 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32z, simm7s4, "ldp">;
2032 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64z, simm7s8, "ldp">;
2033 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32Op, simm7s4, "ldp">;
2034 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64Op, simm7s8, "ldp">;
2035 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128Op, simm7s16, "ldp">;
2036
2037 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64z, simm7s4, "ldpsw">;
2038
2039
2040 // Pair (no allocate)
2041 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32z, simm7s4, "ldnp">;
2042 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64z, simm7s8, "ldnp">;
2043 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32Op, simm7s4, "ldnp">;
2044 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64Op, simm7s8, "ldnp">;
2045 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128Op, simm7s16, "ldnp">;
2046
2047 def : Pat<(AArch64ldp (am_indexed7s64 GPR64sp:$Rn, simm7s8:$offset)),
2048           (LDPXi GPR64sp:$Rn, simm7s8:$offset)>;
2049
2050 //---
2051 // (register offset)
2052 //---
2053
2054 // Integer
2055 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
2056 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
2057 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
2058 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
2059
2060 // Floating-point
2061 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8Op,   "ldr", untyped, load>;
2062 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16Op,  "ldr", f16, load>;
2063 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32Op,  "ldr", f32, load>;
2064 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64Op,  "ldr", f64, load>;
2065 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128Op, "ldr", f128, load>;
2066
2067 // Load sign-extended half-word
2068 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
2069 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
2070
2071 // Load sign-extended byte
2072 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
2073 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
2074
2075 // Load sign-extended word
2076 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
2077
2078 // Pre-fetch.
2079 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
2080
2081 // For regular load, we do not have any alignment requirement.
2082 // Thus, it is safe to directly map the vector loads with interesting
2083 // addressing modes.
2084 // FIXME: We could do the same for bitconvert to floating point vectors.
2085 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
2086                               ValueType ScalTy, ValueType VecTy,
2087                               Instruction LOADW, Instruction LOADX,
2088                               SubRegIndex sub> {
2089   def : Pat<(VecTy (scalar_to_vector (ScalTy
2090               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
2091             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
2092                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
2093                            sub)>;
2094
2095   def : Pat<(VecTy (scalar_to_vector (ScalTy
2096               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
2097             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
2098                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
2099                            sub)>;
2100 }
2101
2102 let AddedComplexity = 10 in {
2103 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
2104 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
2105
2106 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
2107 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
2108
2109 defm : ScalToVecROLoadPat<ro16, load,       i32, v4f16, LDRHroW, LDRHroX, hsub>;
2110 defm : ScalToVecROLoadPat<ro16, load,       i32, v8f16, LDRHroW, LDRHroX, hsub>;
2111
2112 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
2113 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
2114
2115 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
2116 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
2117
2118 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
2119
2120 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
2121
2122
2123 def : Pat <(v1i64 (scalar_to_vector (i64
2124                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
2125                                            ro_Wextend64:$extend))))),
2126            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
2127
2128 def : Pat <(v1i64 (scalar_to_vector (i64
2129                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
2130                                            ro_Xextend64:$extend))))),
2131            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
2132 }
2133
2134 // Match all load 64 bits width whose type is compatible with FPR64
2135 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
2136                         Instruction LOADW, Instruction LOADX> {
2137
2138   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
2139             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2140
2141   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
2142             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2143 }
2144
2145 let AddedComplexity = 10 in {
2146 let Predicates = [IsLE] in {
2147   // We must do vector loads with LD1 in big-endian.
2148   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
2149   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
2150   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
2151   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
2152   defm : VecROLoadPat<ro64, v4f16, LDRDroW, LDRDroX>;
2153 }
2154
2155 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
2156 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
2157
2158 // Match all load 128 bits width whose type is compatible with FPR128
2159 let Predicates = [IsLE] in {
2160   // We must do vector loads with LD1 in big-endian.
2161   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
2162   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
2163   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
2164   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
2165   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
2166   defm : VecROLoadPat<ro128, v8f16,  LDRQroW, LDRQroX>;
2167   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
2168 }
2169 } // AddedComplexity = 10
2170
2171 // zextload -> i64
2172 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
2173                             Instruction INSTW, Instruction INSTX> {
2174   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
2175             (SUBREG_TO_REG (i64 0),
2176                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
2177                            sub_32)>;
2178
2179   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
2180             (SUBREG_TO_REG (i64 0),
2181                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
2182                            sub_32)>;
2183 }
2184
2185 let AddedComplexity = 10 in {
2186   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
2187   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
2188   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
2189
2190   // zextloadi1 -> zextloadi8
2191   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
2192
2193   // extload -> zextload
2194   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
2195   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
2196   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
2197
2198   // extloadi1 -> zextloadi8
2199   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
2200 }
2201
2202
2203 // zextload -> i64
2204 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
2205                             Instruction INSTW, Instruction INSTX> {
2206   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
2207             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2208
2209   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
2210             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2211
2212 }
2213
2214 let AddedComplexity = 10 in {
2215   // extload -> zextload
2216   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
2217   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
2218   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
2219
2220   // zextloadi1 -> zextloadi8
2221   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
2222 }
2223
2224 //---
2225 // (unsigned immediate)
2226 //---
2227 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64z, uimm12s8, "ldr",
2228                    [(set GPR64z:$Rt,
2229                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
2230 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32z, uimm12s4, "ldr",
2231                    [(set GPR32z:$Rt,
2232                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
2233 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8Op, uimm12s1, "ldr",
2234                    [(set FPR8Op:$Rt,
2235                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
2236 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16Op, uimm12s2, "ldr",
2237                    [(set (f16 FPR16Op:$Rt),
2238                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
2239 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32Op, uimm12s4, "ldr",
2240                    [(set (f32 FPR32Op:$Rt),
2241                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
2242 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64Op, uimm12s8, "ldr",
2243                    [(set (f64 FPR64Op:$Rt),
2244                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
2245 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128Op, uimm12s16, "ldr",
2246                  [(set (f128 FPR128Op:$Rt),
2247                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
2248
2249 // For regular load, we do not have any alignment requirement.
2250 // Thus, it is safe to directly map the vector loads with interesting
2251 // addressing modes.
2252 // FIXME: We could do the same for bitconvert to floating point vectors.
2253 def : Pat <(v8i8 (scalar_to_vector (i32
2254                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
2255            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
2256                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
2257 def : Pat <(v16i8 (scalar_to_vector (i32
2258                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
2259            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2260                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
2261 def : Pat <(v4i16 (scalar_to_vector (i32
2262                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
2263            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
2264                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
2265 def : Pat <(v8i16 (scalar_to_vector (i32
2266                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
2267            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2268                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
2269 def : Pat <(v2i32 (scalar_to_vector (i32
2270                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
2271            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
2272                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
2273 def : Pat <(v4i32 (scalar_to_vector (i32
2274                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
2275            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2276                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
2277 def : Pat <(v1i64 (scalar_to_vector (i64
2278                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
2279            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
2280 def : Pat <(v2i64 (scalar_to_vector (i64
2281                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
2282            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
2283                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
2284
2285 // Match all load 64 bits width whose type is compatible with FPR64
2286 let Predicates = [IsLE] in {
2287   // We must use LD1 to perform vector loads in big-endian.
2288   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
2289             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
2290   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
2291             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
2292   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
2293             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
2294   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
2295             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
2296   def : Pat<(v4f16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
2297             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
2298 }
2299 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
2300           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
2301 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
2302           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
2303
2304 // Match all load 128 bits width whose type is compatible with FPR128
2305 let Predicates = [IsLE] in {
2306   // We must use LD1 to perform vector loads in big-endian.
2307   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
2308             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
2309   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
2310             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
2311   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
2312             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
2313   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
2314             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
2315   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
2316             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
2317   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
2318             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
2319   def : Pat<(v8f16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
2320             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
2321 }
2322 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
2323           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
2324
2325 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
2326                     [(set GPR32:$Rt,
2327                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
2328                                                      uimm12s2:$offset)))]>;
2329 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
2330                     [(set GPR32:$Rt,
2331                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
2332                                                    uimm12s1:$offset)))]>;
2333 // zextload -> i64
2334 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
2335     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
2336 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
2337     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
2338
2339 // zextloadi1 -> zextloadi8
2340 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
2341           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
2342 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
2343     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
2344
2345 // extload -> zextload
2346 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
2347           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
2348 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
2349           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
2350 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
2351           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
2352 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
2353     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
2354 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
2355     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
2356 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
2357     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
2358 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
2359     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
2360
2361 // load sign-extended half-word
2362 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
2363                      [(set GPR32:$Rt,
2364                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
2365                                                       uimm12s2:$offset)))]>;
2366 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
2367                      [(set GPR64:$Rt,
2368                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
2369                                                       uimm12s2:$offset)))]>;
2370
2371 // load sign-extended byte
2372 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
2373                      [(set GPR32:$Rt,
2374                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
2375                                                     uimm12s1:$offset)))]>;
2376 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
2377                      [(set GPR64:$Rt,
2378                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
2379                                                     uimm12s1:$offset)))]>;
2380
2381 // load sign-extended word
2382 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
2383                      [(set GPR64:$Rt,
2384                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
2385                                                       uimm12s4:$offset)))]>;
2386
2387 // load zero-extended word
2388 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
2389       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
2390
2391 // Pre-fetch.
2392 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
2393                         [(AArch64Prefetch imm:$Rt,
2394                                         (am_indexed64 GPR64sp:$Rn,
2395                                                       uimm12s8:$offset))]>;
2396
2397 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
2398
2399 //---
2400 // (literal)
2401
2402 def alignedglobal : PatLeaf<(iPTR iPTR:$label), [{
2403   if (auto *G = dyn_cast<GlobalAddressSDNode>(N)) {
2404     const DataLayout &DL = MF->getDataLayout();
2405     MaybeAlign Align = G->getGlobal()->getPointerAlignment(DL);
2406     return Align && *Align >= 4 && G->getOffset() % 4 == 0;
2407   }
2408   if (auto *C = dyn_cast<ConstantPoolSDNode>(N))
2409     return C->getAlignment() >= 4 && C->getOffset() % 4 == 0;
2410   return false;
2411 }]>;
2412
2413 def LDRWl : LoadLiteral<0b00, 0, GPR32z, "ldr",
2414   [(set GPR32z:$Rt, (load (AArch64adr alignedglobal:$label)))]>;
2415 def LDRXl : LoadLiteral<0b01, 0, GPR64z, "ldr",
2416   [(set GPR64z:$Rt, (load (AArch64adr alignedglobal:$label)))]>;
2417 def LDRSl : LoadLiteral<0b00, 1, FPR32Op, "ldr",
2418   [(set (f32 FPR32Op:$Rt), (load (AArch64adr alignedglobal:$label)))]>;
2419 def LDRDl : LoadLiteral<0b01, 1, FPR64Op, "ldr",
2420   [(set (f64 FPR64Op:$Rt), (load (AArch64adr alignedglobal:$label)))]>;
2421 def LDRQl : LoadLiteral<0b10, 1, FPR128Op, "ldr",
2422   [(set (f128 FPR128Op:$Rt), (load (AArch64adr alignedglobal:$label)))]>;
2423
2424 // load sign-extended word
2425 def LDRSWl : LoadLiteral<0b10, 0, GPR64z, "ldrsw",
2426   [(set GPR64z:$Rt, (sextloadi32 (AArch64adr alignedglobal:$label)))]>;
2427
2428 let AddedComplexity = 20 in {
2429 def : Pat<(i64 (zextloadi32 (AArch64adr alignedglobal:$label))),
2430         (SUBREG_TO_REG (i64 0), (LDRWl $label), sub_32)>;
2431 }
2432
2433 // prefetch
2434 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
2435 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
2436
2437 //---
2438 // (unscaled immediate)
2439 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64z, "ldur",
2440                     [(set GPR64z:$Rt,
2441                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
2442 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32z, "ldur",
2443                     [(set GPR32z:$Rt,
2444                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
2445 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8Op, "ldur",
2446                     [(set FPR8Op:$Rt,
2447                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
2448 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16Op, "ldur",
2449                     [(set FPR16Op:$Rt,
2450                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
2451 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32Op, "ldur",
2452                     [(set (f32 FPR32Op:$Rt),
2453                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
2454 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64Op, "ldur",
2455                     [(set (f64 FPR64Op:$Rt),
2456                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
2457 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128Op, "ldur",
2458                     [(set (f128 FPR128Op:$Rt),
2459                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
2460
2461 defm LDURHH
2462     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
2463              [(set GPR32:$Rt,
2464                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
2465 defm LDURBB
2466     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
2467              [(set GPR32:$Rt,
2468                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
2469
2470 // Match all load 64 bits width whose type is compatible with FPR64
2471 let Predicates = [IsLE] in {
2472   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
2473             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
2474   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
2475             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
2476   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
2477             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
2478   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
2479             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
2480   def : Pat<(v4f16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
2481             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
2482 }
2483 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
2484           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
2485 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
2486           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
2487
2488 // Match all load 128 bits width whose type is compatible with FPR128
2489 let Predicates = [IsLE] in {
2490   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
2491             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
2492   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
2493             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
2494   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
2495             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
2496   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
2497             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
2498   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
2499             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
2500   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
2501             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
2502   def : Pat<(v8f16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
2503             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
2504 }
2505
2506 //  anyext -> zext
2507 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
2508           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
2509 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
2510           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
2511 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
2512           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
2513 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
2514     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
2515 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
2516     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
2517 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
2518     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
2519 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
2520     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
2521 // unscaled zext
2522 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
2523           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
2524 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
2525           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
2526 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
2527           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
2528 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
2529     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
2530 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
2531     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
2532 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
2533     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
2534 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
2535     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
2536
2537
2538 //---
2539 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
2540
2541 // Define new assembler match classes as we want to only match these when
2542 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
2543 // associate a DiagnosticType either, as we want the diagnostic for the
2544 // canonical form (the scaled operand) to take precedence.
2545 class SImm9OffsetOperand<int Width> : AsmOperandClass {
2546   let Name = "SImm9OffsetFB" # Width;
2547   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
2548   let RenderMethod = "addImmOperands";
2549 }
2550
2551 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
2552 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
2553 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
2554 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
2555 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
2556
2557 def simm9_offset_fb8 : Operand<i64> {
2558   let ParserMatchClass = SImm9OffsetFB8Operand;
2559 }
2560 def simm9_offset_fb16 : Operand<i64> {
2561   let ParserMatchClass = SImm9OffsetFB16Operand;
2562 }
2563 def simm9_offset_fb32 : Operand<i64> {
2564   let ParserMatchClass = SImm9OffsetFB32Operand;
2565 }
2566 def simm9_offset_fb64 : Operand<i64> {
2567   let ParserMatchClass = SImm9OffsetFB64Operand;
2568 }
2569 def simm9_offset_fb128 : Operand<i64> {
2570   let ParserMatchClass = SImm9OffsetFB128Operand;
2571 }
2572
2573 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
2574                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2575 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
2576                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2577 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
2578                 (LDURBi FPR8Op:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2579 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
2580                 (LDURHi FPR16Op:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2581 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
2582                 (LDURSi FPR32Op:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2583 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
2584                 (LDURDi FPR64Op:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2585 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
2586                (LDURQi FPR128Op:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2587
2588 // zextload -> i64
2589 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
2590   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
2591 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
2592   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
2593
2594 // load sign-extended half-word
2595 defm LDURSHW
2596     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
2597                [(set GPR32:$Rt,
2598                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
2599 defm LDURSHX
2600     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
2601               [(set GPR64:$Rt,
2602                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
2603
2604 // load sign-extended byte
2605 defm LDURSBW
2606     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
2607                 [(set GPR32:$Rt,
2608                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
2609 defm LDURSBX
2610     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
2611                 [(set GPR64:$Rt,
2612                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
2613
2614 // load sign-extended word
2615 defm LDURSW
2616     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
2617               [(set GPR64:$Rt,
2618                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
2619
2620 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
2621 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
2622                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2623 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
2624                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2625 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
2626                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2627 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
2628                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2629 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
2630                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2631 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
2632                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2633 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
2634                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2635
2636 // Pre-fetch.
2637 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
2638                   [(AArch64Prefetch imm:$Rt,
2639                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2640
2641 //---
2642 // (unscaled immediate, unprivileged)
2643 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
2644 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
2645
2646 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
2647 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
2648
2649 // load sign-extended half-word
2650 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
2651 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
2652
2653 // load sign-extended byte
2654 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
2655 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
2656
2657 // load sign-extended word
2658 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
2659
2660 //---
2661 // (immediate pre-indexed)
2662 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32z, "ldr">;
2663 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64z, "ldr">;
2664 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8Op,  "ldr">;
2665 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16Op, "ldr">;
2666 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32Op, "ldr">;
2667 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64Op, "ldr">;
2668 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128Op, "ldr">;
2669
2670 // load sign-extended half-word
2671 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32z, "ldrsh">;
2672 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64z, "ldrsh">;
2673
2674 // load sign-extended byte
2675 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32z, "ldrsb">;
2676 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64z, "ldrsb">;
2677
2678 // load zero-extended byte
2679 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32z, "ldrb">;
2680 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32z, "ldrh">;
2681
2682 // load sign-extended word
2683 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64z, "ldrsw">;
2684
2685 //---
2686 // (immediate post-indexed)
2687 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32z, "ldr">;
2688 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64z, "ldr">;
2689 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8Op,  "ldr">;
2690 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16Op, "ldr">;
2691 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32Op, "ldr">;
2692 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64Op, "ldr">;
2693 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128Op, "ldr">;
2694
2695 // load sign-extended half-word
2696 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32z, "ldrsh">;
2697 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64z, "ldrsh">;
2698
2699 // load sign-extended byte
2700 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32z, "ldrsb">;
2701 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64z, "ldrsb">;
2702
2703 // load zero-extended byte
2704 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32z, "ldrb">;
2705 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32z, "ldrh">;
2706
2707 // load sign-extended word
2708 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64z, "ldrsw">;
2709
2710 //===----------------------------------------------------------------------===//
2711 // Store instructions.
2712 //===----------------------------------------------------------------------===//
2713
2714 // Pair (indexed, offset)
2715 // FIXME: Use dedicated range-checked addressing mode operand here.
2716 defm STPW : StorePairOffset<0b00, 0, GPR32z, simm7s4, "stp">;
2717 defm STPX : StorePairOffset<0b10, 0, GPR64z, simm7s8, "stp">;
2718 defm STPS : StorePairOffset<0b00, 1, FPR32Op, simm7s4, "stp">;
2719 defm STPD : StorePairOffset<0b01, 1, FPR64Op, simm7s8, "stp">;
2720 defm STPQ : StorePairOffset<0b10, 1, FPR128Op, simm7s16, "stp">;
2721
2722 // Pair (pre-indexed)
2723 def STPWpre : StorePairPreIdx<0b00, 0, GPR32z, simm7s4, "stp">;
2724 def STPXpre : StorePairPreIdx<0b10, 0, GPR64z, simm7s8, "stp">;
2725 def STPSpre : StorePairPreIdx<0b00, 1, FPR32Op, simm7s4, "stp">;
2726 def STPDpre : StorePairPreIdx<0b01, 1, FPR64Op, simm7s8, "stp">;
2727 def STPQpre : StorePairPreIdx<0b10, 1, FPR128Op, simm7s16, "stp">;
2728
2729 // Pair (pre-indexed)
2730 def STPWpost : StorePairPostIdx<0b00, 0, GPR32z, simm7s4, "stp">;
2731 def STPXpost : StorePairPostIdx<0b10, 0, GPR64z, simm7s8, "stp">;
2732 def STPSpost : StorePairPostIdx<0b00, 1, FPR32Op, simm7s4, "stp">;
2733 def STPDpost : StorePairPostIdx<0b01, 1, FPR64Op, simm7s8, "stp">;
2734 def STPQpost : StorePairPostIdx<0b10, 1, FPR128Op, simm7s16, "stp">;
2735
2736 // Pair (no allocate)
2737 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32z, simm7s4, "stnp">;
2738 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64z, simm7s8, "stnp">;
2739 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32Op, simm7s4, "stnp">;
2740 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64Op, simm7s8, "stnp">;
2741 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128Op, simm7s16, "stnp">;
2742
2743 def : Pat<(AArch64stp GPR64z:$Rt, GPR64z:$Rt2, (am_indexed7s64 GPR64sp:$Rn, simm7s8:$offset)),
2744           (STPXi GPR64z:$Rt, GPR64z:$Rt2, GPR64sp:$Rn, simm7s8:$offset)>;
2745
2746 def : Pat<(AArch64stnp FPR128:$Rt, FPR128:$Rt2, (am_indexed7s128 GPR64sp:$Rn, simm7s16:$offset)),
2747           (STNPQi FPR128:$Rt, FPR128:$Rt2, GPR64sp:$Rn, simm7s16:$offset)>;
2748
2749
2750 //---
2751 // (Register offset)
2752
2753 // Integer
2754 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
2755 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
2756 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
2757 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
2758
2759
2760 // Floating-point
2761 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8Op,   "str", untyped, store>;
2762 defm STRH : Store16RO<0b01,  1, 0b00, FPR16Op,  "str", f16,     store>;
2763 defm STRS : Store32RO<0b10,  1, 0b00, FPR32Op,  "str", f32,     store>;
2764 defm STRD : Store64RO<0b11,  1, 0b00, FPR64Op,  "str", f64,     store>;
2765 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128Op, "str", f128,    store>;
2766
2767 let Predicates = [UseSTRQro], AddedComplexity = 10 in {
2768   def : Pat<(store (f128 FPR128:$Rt),
2769                         (ro_Windexed128 GPR64sp:$Rn, GPR32:$Rm,
2770                                         ro_Wextend128:$extend)),
2771             (STRQroW FPR128:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro_Wextend128:$extend)>;
2772   def : Pat<(store (f128 FPR128:$Rt),
2773                         (ro_Xindexed128 GPR64sp:$Rn, GPR64:$Rm,
2774                                         ro_Xextend128:$extend)),
2775             (STRQroX FPR128:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro_Wextend128:$extend)>;
2776 }
2777
2778 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
2779                                  Instruction STRW, Instruction STRX> {
2780
2781   def : Pat<(storeop GPR64:$Rt,
2782                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
2783             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
2784                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2785
2786   def : Pat<(storeop GPR64:$Rt,
2787                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
2788             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
2789                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2790 }
2791
2792 let AddedComplexity = 10 in {
2793   // truncstore i64
2794   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
2795   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
2796   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
2797 }
2798
2799 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
2800                          Instruction STRW, Instruction STRX> {
2801   def : Pat<(store (VecTy FPR:$Rt),
2802                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
2803             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2804
2805   def : Pat<(store (VecTy FPR:$Rt),
2806                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
2807             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2808 }
2809
2810 let AddedComplexity = 10 in {
2811 // Match all store 64 bits width whose type is compatible with FPR64
2812 let Predicates = [IsLE] in {
2813   // We must use ST1 to store vectors in big-endian.
2814   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
2815   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
2816   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
2817   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
2818   defm : VecROStorePat<ro64, v4f16, FPR64, STRDroW, STRDroX>;
2819 }
2820
2821 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
2822 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
2823
2824 // Match all store 128 bits width whose type is compatible with FPR128
2825 let Predicates = [IsLE, UseSTRQro] in {
2826   // We must use ST1 to store vectors in big-endian.
2827   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
2828   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
2829   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
2830   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
2831   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
2832   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
2833   defm : VecROStorePat<ro128, v8f16, FPR128, STRQroW, STRQroX>;
2834 }
2835 } // AddedComplexity = 10
2836
2837 // Match stores from lane 0 to the appropriate subreg's store.
2838 multiclass VecROStoreLane0Pat<ROAddrMode ro, SDPatternOperator storeop,
2839                               ValueType VecTy, ValueType STy,
2840                               SubRegIndex SubRegIdx,
2841                               Instruction STRW, Instruction STRX> {
2842
2843   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
2844                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
2845             (STRW (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
2846                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
2847
2848   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
2849                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
2850             (STRX (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
2851                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
2852 }
2853
2854 let AddedComplexity = 19 in {
2855   defm : VecROStoreLane0Pat<ro16, truncstorei16, v8i16, i32, hsub, STRHroW, STRHroX>;
2856   defm : VecROStoreLane0Pat<ro16,         store, v8f16, f16, hsub, STRHroW, STRHroX>;
2857   defm : VecROStoreLane0Pat<ro32,         store, v4i32, i32, ssub, STRSroW, STRSroX>;
2858   defm : VecROStoreLane0Pat<ro32,         store, v4f32, f32, ssub, STRSroW, STRSroX>;
2859   defm : VecROStoreLane0Pat<ro64,         store, v2i64, i64, dsub, STRDroW, STRDroX>;
2860   defm : VecROStoreLane0Pat<ro64,         store, v2f64, f64, dsub, STRDroW, STRDroX>;
2861 }
2862
2863 //---
2864 // (unsigned immediate)
2865 defm STRX : StoreUIz<0b11, 0, 0b00, GPR64z, uimm12s8, "str",
2866                    [(store GPR64z:$Rt,
2867                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
2868 defm STRW : StoreUIz<0b10, 0, 0b00, GPR32z, uimm12s4, "str",
2869                     [(store GPR32z:$Rt,
2870                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
2871 defm STRB : StoreUI<0b00, 1, 0b00, FPR8Op, uimm12s1, "str",
2872                     [(store FPR8Op:$Rt,
2873                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
2874 defm STRH : StoreUI<0b01, 1, 0b00, FPR16Op, uimm12s2, "str",
2875                     [(store (f16 FPR16Op:$Rt),
2876                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
2877 defm STRS : StoreUI<0b10, 1, 0b00, FPR32Op, uimm12s4, "str",
2878                     [(store (f32 FPR32Op:$Rt),
2879                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
2880 defm STRD : StoreUI<0b11, 1, 0b00, FPR64Op, uimm12s8, "str",
2881                     [(store (f64 FPR64Op:$Rt),
2882                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
2883 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128Op, uimm12s16, "str", []>;
2884
2885 defm STRHH : StoreUIz<0b01, 0, 0b00, GPR32z, uimm12s2, "strh",
2886                      [(truncstorei16 GPR32z:$Rt,
2887                                      (am_indexed16 GPR64sp:$Rn,
2888                                                    uimm12s2:$offset))]>;
2889 defm STRBB : StoreUIz<0b00, 0, 0b00, GPR32z, uimm12s1,  "strb",
2890                      [(truncstorei8 GPR32z:$Rt,
2891                                     (am_indexed8 GPR64sp:$Rn,
2892                                                  uimm12s1:$offset))]>;
2893
2894 let AddedComplexity = 10 in {
2895
2896 // Match all store 64 bits width whose type is compatible with FPR64
2897 def : Pat<(store (v1i64 FPR64:$Rt),
2898                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2899           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2900 def : Pat<(store (v1f64 FPR64:$Rt),
2901                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2902           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2903
2904 let Predicates = [IsLE] in {
2905   // We must use ST1 to store vectors in big-endian.
2906   def : Pat<(store (v2f32 FPR64:$Rt),
2907                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2908             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2909   def : Pat<(store (v8i8 FPR64:$Rt),
2910                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2911             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2912   def : Pat<(store (v4i16 FPR64:$Rt),
2913                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2914             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2915   def : Pat<(store (v2i32 FPR64:$Rt),
2916                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2917             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2918   def : Pat<(store (v4f16 FPR64:$Rt),
2919                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
2920             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
2921 }
2922
2923 // Match all store 128 bits width whose type is compatible with FPR128
2924 def : Pat<(store (f128  FPR128:$Rt),
2925                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2926           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2927
2928 let Predicates = [IsLE] in {
2929   // We must use ST1 to store vectors in big-endian.
2930   def : Pat<(store (v4f32 FPR128:$Rt),
2931                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2932             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2933   def : Pat<(store (v2f64 FPR128:$Rt),
2934                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2935             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2936   def : Pat<(store (v16i8 FPR128:$Rt),
2937                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2938             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2939   def : Pat<(store (v8i16 FPR128:$Rt),
2940                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2941             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2942   def : Pat<(store (v4i32 FPR128:$Rt),
2943                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2944             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2945   def : Pat<(store (v2i64 FPR128:$Rt),
2946                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2947             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2948   def : Pat<(store (v8f16 FPR128:$Rt),
2949                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2950             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2951 }
2952
2953 // truncstore i64
2954 def : Pat<(truncstorei32 GPR64:$Rt,
2955                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
2956   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
2957 def : Pat<(truncstorei16 GPR64:$Rt,
2958                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
2959   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
2960 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
2961   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
2962
2963 } // AddedComplexity = 10
2964
2965 // Match stores from lane 0 to the appropriate subreg's store.
2966 multiclass VecStoreLane0Pat<Operand UIAddrMode, SDPatternOperator storeop,
2967                             ValueType VTy, ValueType STy,
2968                             SubRegIndex SubRegIdx, Operand IndexType,
2969                             Instruction STR> {
2970   def : Pat<(storeop (STy (vector_extract (VTy VecListOne128:$Vt), 0)),
2971                      (UIAddrMode GPR64sp:$Rn, IndexType:$offset)),
2972             (STR (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
2973                  GPR64sp:$Rn, IndexType:$offset)>;
2974 }
2975
2976 let AddedComplexity = 19 in {
2977   defm : VecStoreLane0Pat<am_indexed16, truncstorei16, v8i16, i32, hsub, uimm12s2, STRHui>;
2978   defm : VecStoreLane0Pat<am_indexed16,         store, v8f16, f16, hsub, uimm12s2, STRHui>;
2979   defm : VecStoreLane0Pat<am_indexed32,         store, v4i32, i32, ssub, uimm12s4, STRSui>;
2980   defm : VecStoreLane0Pat<am_indexed32,         store, v4f32, f32, ssub, uimm12s4, STRSui>;
2981   defm : VecStoreLane0Pat<am_indexed64,         store, v2i64, i64, dsub, uimm12s8, STRDui>;
2982   defm : VecStoreLane0Pat<am_indexed64,         store, v2f64, f64, dsub, uimm12s8, STRDui>;
2983 }
2984
2985 //---
2986 // (unscaled immediate)
2987 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64z, "stur",
2988                          [(store GPR64z:$Rt,
2989                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2990 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32z, "stur",
2991                          [(store GPR32z:$Rt,
2992                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2993 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8Op, "stur",
2994                          [(store FPR8Op:$Rt,
2995                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2996 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16Op, "stur",
2997                          [(store (f16 FPR16Op:$Rt),
2998                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2999 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32Op, "stur",
3000                          [(store (f32 FPR32Op:$Rt),
3001                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
3002 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64Op, "stur",
3003                          [(store (f64 FPR64Op:$Rt),
3004                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
3005 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128Op, "stur",
3006                          [(store (f128 FPR128Op:$Rt),
3007                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
3008 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32z, "sturh",
3009                          [(truncstorei16 GPR32z:$Rt,
3010                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
3011 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32z, "sturb",
3012                          [(truncstorei8 GPR32z:$Rt,
3013                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
3014
3015 // Armv8.4 Weaker Release Consistency enhancements
3016 //         LDAPR & STLR with Immediate Offset instructions
3017 let Predicates = [HasRCPC_IMMO] in {
3018 defm STLURB     : BaseStoreUnscaleV84<"stlurb",  0b00, 0b00, GPR32>;
3019 defm STLURH     : BaseStoreUnscaleV84<"stlurh",  0b01, 0b00, GPR32>;
3020 defm STLURW     : BaseStoreUnscaleV84<"stlur",   0b10, 0b00, GPR32>;
3021 defm STLURX     : BaseStoreUnscaleV84<"stlur",   0b11, 0b00, GPR64>;
3022 defm LDAPURB    : BaseLoadUnscaleV84<"ldapurb",  0b00, 0b01, GPR32>;
3023 defm LDAPURSBW  : BaseLoadUnscaleV84<"ldapursb", 0b00, 0b11, GPR32>;
3024 defm LDAPURSBX  : BaseLoadUnscaleV84<"ldapursb", 0b00, 0b10, GPR64>;
3025 defm LDAPURH    : BaseLoadUnscaleV84<"ldapurh",  0b01, 0b01, GPR32>;
3026 defm LDAPURSHW  : BaseLoadUnscaleV84<"ldapursh", 0b01, 0b11, GPR32>;
3027 defm LDAPURSHX  : BaseLoadUnscaleV84<"ldapursh", 0b01, 0b10, GPR64>;
3028 defm LDAPUR     : BaseLoadUnscaleV84<"ldapur",   0b10, 0b01, GPR32>;
3029 defm LDAPURSW   : BaseLoadUnscaleV84<"ldapursw", 0b10, 0b10, GPR64>;
3030 defm LDAPURX    : BaseLoadUnscaleV84<"ldapur",   0b11, 0b01, GPR64>;
3031 }
3032
3033 // Match all store 64 bits width whose type is compatible with FPR64
3034 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
3035           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3036 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
3037           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3038
3039 let AddedComplexity = 10 in {
3040
3041 let Predicates = [IsLE] in {
3042   // We must use ST1 to store vectors in big-endian.
3043   def : Pat<(store (v2f32 FPR64:$Rt),
3044                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
3045             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3046   def : Pat<(store (v8i8 FPR64:$Rt),
3047                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
3048             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3049   def : Pat<(store (v4i16 FPR64:$Rt),
3050                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
3051             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3052   def : Pat<(store (v2i32 FPR64:$Rt),
3053                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
3054             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3055   def : Pat<(store (v4f16 FPR64:$Rt),
3056                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
3057             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3058 }
3059
3060 // Match all store 128 bits width whose type is compatible with FPR128
3061 def : Pat<(store (f128 FPR128:$Rt), (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
3062           (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3063
3064 let Predicates = [IsLE] in {
3065   // We must use ST1 to store vectors in big-endian.
3066   def : Pat<(store (v4f32 FPR128:$Rt),
3067                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
3068             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3069   def : Pat<(store (v2f64 FPR128:$Rt),
3070                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
3071             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3072   def : Pat<(store (v16i8 FPR128:$Rt),
3073                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
3074             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3075   def : Pat<(store (v8i16 FPR128:$Rt),
3076                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
3077             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3078   def : Pat<(store (v4i32 FPR128:$Rt),
3079                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
3080             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3081   def : Pat<(store (v2i64 FPR128:$Rt),
3082                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
3083             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3084   def : Pat<(store (v2f64 FPR128:$Rt),
3085                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
3086             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3087   def : Pat<(store (v8f16 FPR128:$Rt),
3088                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
3089             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
3090 }
3091
3092 } // AddedComplexity = 10
3093
3094 // unscaled i64 truncating stores
3095 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
3096   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
3097 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
3098   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
3099 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
3100   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
3101
3102 // Match stores from lane 0 to the appropriate subreg's store.
3103 multiclass VecStoreULane0Pat<SDPatternOperator StoreOp,
3104                              ValueType VTy, ValueType STy,
3105                              SubRegIndex SubRegIdx, Instruction STR> {
3106   defm : VecStoreLane0Pat<am_unscaled128, StoreOp, VTy, STy, SubRegIdx, simm9, STR>;
3107 }
3108
3109 let AddedComplexity = 19 in {
3110   defm : VecStoreULane0Pat<truncstorei16, v8i16, i32, hsub, STURHi>;
3111   defm : VecStoreULane0Pat<store,         v8f16, f16, hsub, STURHi>;
3112   defm : VecStoreULane0Pat<store,         v4i32, i32, ssub, STURSi>;
3113   defm : VecStoreULane0Pat<store,         v4f32, f32, ssub, STURSi>;
3114   defm : VecStoreULane0Pat<store,         v2i64, i64, dsub, STURDi>;
3115   defm : VecStoreULane0Pat<store,         v2f64, f64, dsub, STURDi>;
3116 }
3117
3118 //---
3119 // STR mnemonics fall back to STUR for negative or unaligned offsets.
3120 def : InstAlias<"str $Rt, [$Rn, $offset]",
3121                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
3122 def : InstAlias<"str $Rt, [$Rn, $offset]",
3123                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
3124 def : InstAlias<"str $Rt, [$Rn, $offset]",
3125                 (STURBi FPR8Op:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
3126 def : InstAlias<"str $Rt, [$Rn, $offset]",
3127                 (STURHi FPR16Op:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
3128 def : InstAlias<"str $Rt, [$Rn, $offset]",
3129                 (STURSi FPR32Op:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
3130 def : InstAlias<"str $Rt, [$Rn, $offset]",
3131                 (STURDi FPR64Op:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
3132 def : InstAlias<"str $Rt, [$Rn, $offset]",
3133                 (STURQi FPR128Op:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
3134
3135 def : InstAlias<"strb $Rt, [$Rn, $offset]",
3136                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
3137 def : InstAlias<"strh $Rt, [$Rn, $offset]",
3138                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
3139
3140 //---
3141 // (unscaled immediate, unprivileged)
3142 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
3143 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
3144
3145 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
3146 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
3147
3148 //---
3149 // (immediate pre-indexed)
3150 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32z, "str",  pre_store, i32>;
3151 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64z, "str",  pre_store, i64>;
3152 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8Op,  "str",  pre_store, untyped>;
3153 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16Op, "str",  pre_store, f16>;
3154 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32Op, "str",  pre_store, f32>;
3155 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64Op, "str",  pre_store, f64>;
3156 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128Op, "str", pre_store, f128>;
3157
3158 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32z, "strb", pre_truncsti8,  i32>;
3159 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32z, "strh", pre_truncsti16, i32>;
3160
3161 // truncstore i64
3162 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
3163   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
3164            simm9:$off)>;
3165 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
3166   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
3167             simm9:$off)>;
3168 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
3169   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
3170             simm9:$off)>;
3171
3172 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3173           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3174 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3175           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3176 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3177           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3178 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3179           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3180 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3181           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3182 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3183           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3184 def : Pat<(pre_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3185           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3186
3187 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3188           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3189 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3190           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3191 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3192           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3193 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3194           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3195 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3196           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3197 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3198           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3199 def : Pat<(pre_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3200           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3201
3202 //---
3203 // (immediate post-indexed)
3204 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32z,  "str", post_store, i32>;
3205 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64z,  "str", post_store, i64>;
3206 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8Op,   "str", post_store, untyped>;
3207 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16Op,  "str", post_store, f16>;
3208 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32Op,  "str", post_store, f32>;
3209 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64Op,  "str", post_store, f64>;
3210 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128Op, "str", post_store, f128>;
3211
3212 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32z, "strb", post_truncsti8, i32>;
3213 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32z, "strh", post_truncsti16, i32>;
3214
3215 // truncstore i64
3216 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
3217   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
3218             simm9:$off)>;
3219 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
3220   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
3221              simm9:$off)>;
3222 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
3223   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
3224              simm9:$off)>;
3225
3226 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3227           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3228 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3229           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3230 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3231           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3232 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3233           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3234 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3235           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3236 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3237           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3238 def : Pat<(post_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
3239           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
3240
3241 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3242           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3243 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3244           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3245 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3246           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3247 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3248           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3249 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3250           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3251 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3252           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3253 def : Pat<(post_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
3254           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
3255
3256 //===----------------------------------------------------------------------===//
3257 // Load/store exclusive instructions.
3258 //===----------------------------------------------------------------------===//
3259
3260 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
3261 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
3262 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
3263 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
3264
3265 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
3266 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
3267 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
3268 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
3269
3270 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
3271 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
3272 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
3273 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
3274
3275 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
3276 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
3277 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
3278 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
3279
3280 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
3281 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
3282 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
3283 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
3284
3285 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
3286 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
3287 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
3288 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
3289
3290 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
3291 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
3292
3293 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
3294 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
3295
3296 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
3297 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
3298
3299 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
3300 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
3301
3302 let Predicates = [HasLOR] in {
3303   // v8.1a "Limited Order Region" extension load-acquire instructions
3304   def LDLARW  : LoadAcquire   <0b10, 1, 1, 0, 0, GPR32, "ldlar">;
3305   def LDLARX  : LoadAcquire   <0b11, 1, 1, 0, 0, GPR64, "ldlar">;
3306   def LDLARB  : LoadAcquire   <0b00, 1, 1, 0, 0, GPR32, "ldlarb">;
3307   def LDLARH  : LoadAcquire   <0b01, 1, 1, 0, 0, GPR32, "ldlarh">;
3308
3309   // v8.1a "Limited Order Region" extension store-release instructions
3310   def STLLRW  : StoreRelease   <0b10, 1, 0, 0, 0, GPR32, "stllr">;
3311   def STLLRX  : StoreRelease   <0b11, 1, 0, 0, 0, GPR64, "stllr">;
3312   def STLLRB  : StoreRelease   <0b00, 1, 0, 0, 0, GPR32, "stllrb">;
3313   def STLLRH  : StoreRelease   <0b01, 1, 0, 0, 0, GPR32, "stllrh">;
3314 }
3315
3316 //===----------------------------------------------------------------------===//
3317 // Scaled floating point to integer conversion instructions.
3318 //===----------------------------------------------------------------------===//
3319
3320 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
3321 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
3322 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
3323 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
3324 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
3325 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
3326 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
3327 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
3328 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
3329 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
3330 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
3331 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
3332
3333 multiclass FPToIntegerIntPats<Intrinsic round, string INST> {
3334   def : Pat<(i32 (round f16:$Rn)), (!cast<Instruction>(INST # UWHr) $Rn)>;
3335   def : Pat<(i64 (round f16:$Rn)), (!cast<Instruction>(INST # UXHr) $Rn)>;
3336   def : Pat<(i32 (round f32:$Rn)), (!cast<Instruction>(INST # UWSr) $Rn)>;
3337   def : Pat<(i64 (round f32:$Rn)), (!cast<Instruction>(INST # UXSr) $Rn)>;
3338   def : Pat<(i32 (round f64:$Rn)), (!cast<Instruction>(INST # UWDr) $Rn)>;
3339   def : Pat<(i64 (round f64:$Rn)), (!cast<Instruction>(INST # UXDr) $Rn)>;
3340
3341   def : Pat<(i32 (round (fmul f16:$Rn, fixedpoint_f16_i32:$scale))),
3342             (!cast<Instruction>(INST # SWHri) $Rn, $scale)>;
3343   def : Pat<(i64 (round (fmul f16:$Rn, fixedpoint_f16_i64:$scale))),
3344             (!cast<Instruction>(INST # SXHri) $Rn, $scale)>;
3345   def : Pat<(i32 (round (fmul f32:$Rn, fixedpoint_f32_i32:$scale))),
3346             (!cast<Instruction>(INST # SWSri) $Rn, $scale)>;
3347   def : Pat<(i64 (round (fmul f32:$Rn, fixedpoint_f32_i64:$scale))),
3348             (!cast<Instruction>(INST # SXSri) $Rn, $scale)>;
3349   def : Pat<(i32 (round (fmul f64:$Rn, fixedpoint_f64_i32:$scale))),
3350             (!cast<Instruction>(INST # SWDri) $Rn, $scale)>;
3351   def : Pat<(i64 (round (fmul f64:$Rn, fixedpoint_f64_i64:$scale))),
3352             (!cast<Instruction>(INST # SXDri) $Rn, $scale)>;
3353 }
3354
3355 defm : FPToIntegerIntPats<int_aarch64_neon_fcvtzs, "FCVTZS">;
3356 defm : FPToIntegerIntPats<int_aarch64_neon_fcvtzu, "FCVTZU">;
3357
3358 multiclass FPToIntegerPats<SDNode to_int, SDNode round, string INST> {
3359   def : Pat<(i32 (to_int (round f32:$Rn))),
3360             (!cast<Instruction>(INST # UWSr) f32:$Rn)>;
3361   def : Pat<(i64 (to_int (round f32:$Rn))),
3362             (!cast<Instruction>(INST # UXSr) f32:$Rn)>;
3363   def : Pat<(i32 (to_int (round f64:$Rn))),
3364             (!cast<Instruction>(INST # UWDr) f64:$Rn)>;
3365   def : Pat<(i64 (to_int (round f64:$Rn))),
3366             (!cast<Instruction>(INST # UXDr) f64:$Rn)>;
3367 }
3368
3369 defm : FPToIntegerPats<fp_to_sint, fceil,  "FCVTPS">;
3370 defm : FPToIntegerPats<fp_to_uint, fceil,  "FCVTPU">;
3371 defm : FPToIntegerPats<fp_to_sint, ffloor, "FCVTMS">;
3372 defm : FPToIntegerPats<fp_to_uint, ffloor, "FCVTMU">;
3373 defm : FPToIntegerPats<fp_to_sint, ftrunc, "FCVTZS">;
3374 defm : FPToIntegerPats<fp_to_uint, ftrunc, "FCVTZU">;
3375 defm : FPToIntegerPats<fp_to_sint, fround, "FCVTAS">;
3376 defm : FPToIntegerPats<fp_to_uint, fround, "FCVTAU">;
3377
3378 let Predicates = [HasFullFP16] in {
3379   def : Pat<(i32 (lround f16:$Rn)),
3380             (!cast<Instruction>(FCVTASUWHr) f16:$Rn)>;
3381   def : Pat<(i64 (lround f16:$Rn)),
3382             (!cast<Instruction>(FCVTASUXHr) f16:$Rn)>;
3383   def : Pat<(i64 (llround f16:$Rn)),
3384             (!cast<Instruction>(FCVTASUXHr) f16:$Rn)>;
3385 }
3386 def : Pat<(i32 (lround f32:$Rn)),
3387           (!cast<Instruction>(FCVTASUWSr) f32:$Rn)>;
3388 def : Pat<(i32 (lround f64:$Rn)),
3389           (!cast<Instruction>(FCVTASUWDr) f64:$Rn)>;
3390 def : Pat<(i64 (lround f32:$Rn)),
3391           (!cast<Instruction>(FCVTASUXSr) f32:$Rn)>;
3392 def : Pat<(i64 (lround f64:$Rn)),
3393           (!cast<Instruction>(FCVTASUXDr) f64:$Rn)>;
3394 def : Pat<(i64 (llround f32:$Rn)),
3395           (!cast<Instruction>(FCVTASUXSr) f32:$Rn)>;
3396 def : Pat<(i64 (llround f64:$Rn)),
3397           (!cast<Instruction>(FCVTASUXDr) f64:$Rn)>;
3398
3399 //===----------------------------------------------------------------------===//
3400 // Scaled integer to floating point conversion instructions.
3401 //===----------------------------------------------------------------------===//
3402
3403 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
3404 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
3405
3406 //===----------------------------------------------------------------------===//
3407 // Unscaled integer to floating point conversion instruction.
3408 //===----------------------------------------------------------------------===//
3409
3410 defm FMOV : UnscaledConversion<"fmov">;
3411
3412 // Add pseudo ops for FMOV 0 so we can mark them as isReMaterializable
3413 let isReMaterializable = 1, isCodeGenOnly = 1, isAsCheapAsAMove = 1 in {
3414 def FMOVH0 : Pseudo<(outs FPR16:$Rd), (ins), [(set f16:$Rd, (fpimm0))]>,
3415     Sched<[WriteF]>, Requires<[HasFullFP16]>;
3416 def FMOVS0 : Pseudo<(outs FPR32:$Rd), (ins), [(set f32:$Rd, (fpimm0))]>,
3417     Sched<[WriteF]>;
3418 def FMOVD0 : Pseudo<(outs FPR64:$Rd), (ins), [(set f64:$Rd, (fpimm0))]>,
3419     Sched<[WriteF]>;
3420 }
3421 // Similarly add aliases
3422 def : InstAlias<"fmov $Rd, #0.0", (FMOVWHr FPR16:$Rd, WZR), 0>,
3423     Requires<[HasFullFP16]>;
3424 def : InstAlias<"fmov $Rd, #0.0", (FMOVWSr FPR32:$Rd, WZR), 0>;
3425 def : InstAlias<"fmov $Rd, #0.0", (FMOVXDr FPR64:$Rd, XZR), 0>;
3426
3427 //===----------------------------------------------------------------------===//
3428 // Floating point conversion instruction.
3429 //===----------------------------------------------------------------------===//
3430
3431 defm FCVT : FPConversion<"fcvt">;
3432
3433 //===----------------------------------------------------------------------===//
3434 // Floating point single operand instructions.
3435 //===----------------------------------------------------------------------===//
3436
3437 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
3438 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
3439 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
3440 defm FRINTA : SingleOperandFPData<0b1100, "frinta", fround>;
3441 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
3442 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
3443 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
3444 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
3445
3446 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
3447           (FRINTNDr FPR64:$Rn)>;
3448
3449 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
3450 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
3451
3452 let SchedRW = [WriteFDiv] in {
3453 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
3454 }
3455
3456 let Predicates = [HasFRInt3264] in {
3457   defm FRINT32Z : FRIntNNT<0b00, "frint32z">;
3458   defm FRINT64Z : FRIntNNT<0b10, "frint64z">;
3459   defm FRINT32X : FRIntNNT<0b01, "frint32x">;
3460   defm FRINT64X : FRIntNNT<0b11, "frint64x">;
3461 } // HasFRInt3264
3462
3463 let Predicates = [HasFullFP16] in {
3464   def : Pat<(i32 (lrint f16:$Rn)),
3465             (FCVTZSUWHr (!cast<Instruction>(FRINTXHr) f16:$Rn))>;
3466   def : Pat<(i64 (lrint f16:$Rn)),
3467             (FCVTZSUXHr (!cast<Instruction>(FRINTXHr) f16:$Rn))>;
3468   def : Pat<(i64 (llrint f16:$Rn)),
3469             (FCVTZSUXHr (!cast<Instruction>(FRINTXHr) f16:$Rn))>;
3470 }
3471 def : Pat<(i32 (lrint f32:$Rn)),
3472           (FCVTZSUWSr (!cast<Instruction>(FRINTXSr) f32:$Rn))>;
3473 def : Pat<(i32 (lrint f64:$Rn)),
3474           (FCVTZSUWDr (!cast<Instruction>(FRINTXDr) f64:$Rn))>;
3475 def : Pat<(i64 (lrint f32:$Rn)),
3476           (FCVTZSUXSr (!cast<Instruction>(FRINTXSr) f32:$Rn))>;
3477 def : Pat<(i64 (lrint f64:$Rn)),
3478           (FCVTZSUXDr (!cast<Instruction>(FRINTXDr) f64:$Rn))>;
3479 def : Pat<(i64 (llrint f32:$Rn)),
3480           (FCVTZSUXSr (!cast<Instruction>(FRINTXSr) f32:$Rn))>;
3481 def : Pat<(i64 (llrint f64:$Rn)),
3482           (FCVTZSUXDr (!cast<Instruction>(FRINTXDr) f64:$Rn))>;
3483
3484 //===----------------------------------------------------------------------===//
3485 // Floating point two operand instructions.
3486 //===----------------------------------------------------------------------===//
3487
3488 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
3489 let SchedRW = [WriteFDiv] in {
3490 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
3491 }
3492 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", fmaxnum>;
3493 defm FMAX   : TwoOperandFPData<0b0100, "fmax", fmaximum>;
3494 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", fminnum>;
3495 defm FMIN   : TwoOperandFPData<0b0101, "fmin", fminimum>;
3496 let SchedRW = [WriteFMul] in {
3497 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
3498 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
3499 }
3500 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
3501
3502 def : Pat<(v1f64 (fmaximum (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
3503           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
3504 def : Pat<(v1f64 (fminimum (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
3505           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
3506 def : Pat<(v1f64 (fmaxnum (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
3507           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
3508 def : Pat<(v1f64 (fminnum (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
3509           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
3510
3511 //===----------------------------------------------------------------------===//
3512 // Floating point three operand instructions.
3513 //===----------------------------------------------------------------------===//
3514
3515 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
3516 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
3517      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
3518 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
3519      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
3520 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
3521      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
3522
3523 // The following def pats catch the case where the LHS of an FMA is negated.
3524 // The TriOpFrag above catches the case where the middle operand is negated.
3525
3526 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
3527 // the NEON variant.
3528
3529 // Here we handle first -(a + b*c) for FNMADD:
3530
3531 let Predicates = [HasNEON, HasFullFP16] in
3532 def : Pat<(f16 (fma (fneg FPR16:$Rn), FPR16:$Rm, FPR16:$Ra)),
3533           (FMSUBHrrr FPR16:$Rn, FPR16:$Rm, FPR16:$Ra)>;
3534
3535 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
3536           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
3537
3538 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
3539           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
3540
3541 // Now it's time for "(-a) + (-b)*c"
3542
3543 let Predicates = [HasNEON, HasFullFP16] in
3544 def : Pat<(f16 (fma (fneg FPR16:$Rn), FPR16:$Rm, (fneg FPR16:$Ra))),
3545           (FNMADDHrrr FPR16:$Rn, FPR16:$Rm, FPR16:$Ra)>;
3546
3547 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
3548           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
3549
3550 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
3551           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
3552
3553 // And here "(-a) + b*(-c)"
3554
3555 let Predicates = [HasNEON, HasFullFP16] in
3556 def : Pat<(f16 (fma FPR16:$Rn, (fneg FPR16:$Rm), (fneg FPR16:$Ra))),
3557           (FNMADDHrrr FPR16:$Rn, FPR16:$Rm, FPR16:$Ra)>;
3558
3559 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
3560           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
3561
3562 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
3563           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
3564
3565 //===----------------------------------------------------------------------===//
3566 // Floating point comparison instructions.
3567 //===----------------------------------------------------------------------===//
3568
3569 defm FCMPE : FPComparison<1, "fcmpe">;
3570 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
3571
3572 //===----------------------------------------------------------------------===//
3573 // Floating point conditional comparison instructions.
3574 //===----------------------------------------------------------------------===//
3575
3576 defm FCCMPE : FPCondComparison<1, "fccmpe">;
3577 defm FCCMP  : FPCondComparison<0, "fccmp", AArch64fccmp>;
3578
3579 //===----------------------------------------------------------------------===//
3580 // Floating point conditional select instruction.
3581 //===----------------------------------------------------------------------===//
3582
3583 defm FCSEL : FPCondSelect<"fcsel">;
3584
3585 // CSEL instructions providing f128 types need to be handled by a
3586 // pseudo-instruction since the eventual code will need to introduce basic
3587 // blocks and control flow.
3588 def F128CSEL : Pseudo<(outs FPR128:$Rd),
3589                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
3590                       [(set (f128 FPR128:$Rd),
3591                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
3592                                        (i32 imm:$cond), NZCV))]> {
3593   let Uses = [NZCV];
3594   let usesCustomInserter = 1;
3595   let hasNoSchedulingInfo = 1;
3596 }
3597
3598 //===----------------------------------------------------------------------===//
3599 // Instructions used for emitting unwind opcodes on ARM64 Windows.
3600 //===----------------------------------------------------------------------===//
3601 let isPseudo = 1 in {
3602   def SEH_StackAlloc : Pseudo<(outs), (ins i32imm:$size), []>, Sched<[]>;
3603   def SEH_SaveFPLR : Pseudo<(outs), (ins i32imm:$offs), []>, Sched<[]>;
3604   def SEH_SaveFPLR_X : Pseudo<(outs), (ins i32imm:$offs), []>, Sched<[]>;
3605   def SEH_SaveReg : Pseudo<(outs), (ins i32imm:$reg, i32imm:$offs), []>, Sched<[]>;
3606   def SEH_SaveReg_X : Pseudo<(outs), (ins i32imm:$reg, i32imm:$offs), []>, Sched<[]>;
3607   def SEH_SaveRegP : Pseudo<(outs), (ins i32imm:$reg0, i32imm:$reg1, i32imm:$offs), []>, Sched<[]>;
3608   def SEH_SaveRegP_X : Pseudo<(outs), (ins i32imm:$reg0, i32imm:$reg1, i32imm:$offs), []>, Sched<[]>;
3609   def SEH_SaveFReg : Pseudo<(outs), (ins i32imm:$reg, i32imm:$offs), []>, Sched<[]>;
3610   def SEH_SaveFReg_X :  Pseudo<(outs), (ins i32imm:$reg, i32imm:$offs), []>, Sched<[]>;
3611   def SEH_SaveFRegP : Pseudo<(outs), (ins i32imm:$reg0, i32imm:$reg1, i32imm:$offs), []>, Sched<[]>;
3612   def SEH_SaveFRegP_X : Pseudo<(outs), (ins i32imm:$reg0, i32imm:$reg1, i32imm:$offs), []>, Sched<[]>;
3613   def SEH_SetFP : Pseudo<(outs), (ins), []>, Sched<[]>;
3614   def SEH_AddFP : Pseudo<(outs), (ins i32imm:$offs), []>, Sched<[]>;
3615   def SEH_Nop : Pseudo<(outs), (ins), []>, Sched<[]>;
3616   def SEH_PrologEnd : Pseudo<(outs), (ins), []>, Sched<[]>;
3617   def SEH_EpilogStart : Pseudo<(outs), (ins), []>, Sched<[]>;
3618   def SEH_EpilogEnd : Pseudo<(outs), (ins), []>, Sched<[]>;
3619 }
3620
3621 // Pseudo instructions for Windows EH
3622 //===----------------------------------------------------------------------===//
3623 let isTerminator = 1, hasSideEffects = 1, isBarrier = 1, hasCtrlDep = 1,
3624     isCodeGenOnly = 1, isReturn = 1, isEHScopeReturn = 1, isPseudo = 1 in {
3625    def CLEANUPRET : Pseudo<(outs), (ins), [(cleanupret)]>, Sched<[]>;
3626    let usesCustomInserter = 1 in
3627      def CATCHRET : Pseudo<(outs), (ins am_brcond:$dst, am_brcond:$src), [(catchret bb:$dst, bb:$src)]>,
3628                     Sched<[]>;
3629 }
3630
3631 let hasSideEffects = 1, hasCtrlDep = 1, isCodeGenOnly = 1,
3632     usesCustomInserter = 1 in
3633 def CATCHPAD : Pseudo<(outs), (ins), [(catchpad)]>, Sched<[]>;
3634
3635 //===----------------------------------------------------------------------===//
3636 // Floating point immediate move.
3637 //===----------------------------------------------------------------------===//
3638
3639 let isReMaterializable = 1 in {
3640 defm FMOV : FPMoveImmediate<"fmov">;
3641 }
3642
3643 //===----------------------------------------------------------------------===//
3644 // Advanced SIMD two vector instructions.
3645 //===----------------------------------------------------------------------===//
3646
3647 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
3648                                           int_aarch64_neon_uabd>;
3649 // Match UABDL in log2-shuffle patterns.
3650 def : Pat<(abs (v8i16 (sub (zext (v8i8 V64:$opA)),
3651                            (zext (v8i8 V64:$opB))))),
3652           (UABDLv8i8_v8i16 V64:$opA, V64:$opB)>;
3653 def : Pat<(xor (v8i16 (AArch64vashr v8i16:$src, (i32 15))),
3654                (v8i16 (add (sub (zext (v8i8 V64:$opA)),
3655                                 (zext (v8i8 V64:$opB))),
3656                            (AArch64vashr v8i16:$src, (i32 15))))),
3657           (UABDLv8i8_v8i16 V64:$opA, V64:$opB)>;
3658 def : Pat<(abs (v8i16 (sub (zext (extract_high_v16i8 V128:$opA)),
3659                            (zext (extract_high_v16i8 V128:$opB))))),
3660           (UABDLv16i8_v8i16 V128:$opA, V128:$opB)>;
3661 def : Pat<(xor (v8i16 (AArch64vashr v8i16:$src, (i32 15))),
3662                (v8i16 (add (sub (zext (extract_high_v16i8 V128:$opA)),
3663                                 (zext (extract_high_v16i8 V128:$opB))),
3664                            (AArch64vashr v8i16:$src, (i32 15))))),
3665           (UABDLv16i8_v8i16 V128:$opA, V128:$opB)>;
3666 def : Pat<(abs (v4i32 (sub (zext (v4i16 V64:$opA)),
3667                            (zext (v4i16 V64:$opB))))),
3668           (UABDLv4i16_v4i32 V64:$opA, V64:$opB)>;
3669 def : Pat<(abs (v4i32 (sub (zext (extract_high_v8i16 V128:$opA)),
3670                            (zext (extract_high_v8i16 V128:$opB))))),
3671           (UABDLv8i16_v4i32 V128:$opA, V128:$opB)>;
3672 def : Pat<(abs (v2i64 (sub (zext (v2i32 V64:$opA)),
3673                            (zext (v2i32 V64:$opB))))),
3674           (UABDLv2i32_v2i64 V64:$opA, V64:$opB)>;
3675 def : Pat<(abs (v2i64 (sub (zext (extract_high_v4i32 V128:$opA)),
3676                            (zext (extract_high_v4i32 V128:$opB))))),
3677           (UABDLv4i32_v2i64 V128:$opA, V128:$opB)>;
3678
3679 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", abs>;
3680 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
3681 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
3682 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
3683 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
3684 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
3685 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
3686 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
3687 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
3688 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
3689
3690 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
3691 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
3692 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
3693 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
3694 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
3695 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
3696 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
3697 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
3698 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
3699           (FCVTLv4i16 V64:$Rn)>;
3700 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
3701                                                               (i64 4)))),
3702           (FCVTLv8i16 V128:$Rn)>;
3703 def : Pat<(v2f64 (fpextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
3704
3705 def : Pat<(v4f32 (fpextend (v4f16 V64:$Rn))), (FCVTLv4i16 V64:$Rn)>;
3706
3707 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
3708 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
3709 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
3710 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
3711 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
3712 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
3713           (FCVTNv4i16 V128:$Rn)>;
3714 def : Pat<(concat_vectors V64:$Rd,
3715                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
3716           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
3717 def : Pat<(v2f32 (fpround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
3718 def : Pat<(v4f16 (fpround (v4f32 V128:$Rn))), (FCVTNv4i16 V128:$Rn)>;
3719 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fpround (v2f64 V128:$Rn)))),
3720           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
3721 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
3722 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
3723 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
3724                                         int_aarch64_neon_fcvtxn>;
3725 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
3726 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
3727
3728 def : Pat<(v4i16 (int_aarch64_neon_fcvtzs v4f16:$Rn)), (FCVTZSv4f16 $Rn)>;
3729 def : Pat<(v8i16 (int_aarch64_neon_fcvtzs v8f16:$Rn)), (FCVTZSv8f16 $Rn)>;
3730 def : Pat<(v2i32 (int_aarch64_neon_fcvtzs v2f32:$Rn)), (FCVTZSv2f32 $Rn)>;
3731 def : Pat<(v4i32 (int_aarch64_neon_fcvtzs v4f32:$Rn)), (FCVTZSv4f32 $Rn)>;
3732 def : Pat<(v2i64 (int_aarch64_neon_fcvtzs v2f64:$Rn)), (FCVTZSv2f64 $Rn)>;
3733
3734 def : Pat<(v4i16 (int_aarch64_neon_fcvtzu v4f16:$Rn)), (FCVTZUv4f16 $Rn)>;
3735 def : Pat<(v8i16 (int_aarch64_neon_fcvtzu v8f16:$Rn)), (FCVTZUv8f16 $Rn)>;
3736 def : Pat<(v2i32 (int_aarch64_neon_fcvtzu v2f32:$Rn)), (FCVTZUv2f32 $Rn)>;
3737 def : Pat<(v4i32 (int_aarch64_neon_fcvtzu v4f32:$Rn)), (FCVTZUv4f32 $Rn)>;
3738 def : Pat<(v2i64 (int_aarch64_neon_fcvtzu v2f64:$Rn)), (FCVTZUv2f64 $Rn)>;
3739
3740 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
3741 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
3742 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", fround>;
3743 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
3744 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
3745 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
3746 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
3747 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
3748 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
3749
3750 let Predicates = [HasFRInt3264] in {
3751   defm FRINT32Z : FRIntNNTVector<0, 0, "frint32z">;
3752   defm FRINT64Z : FRIntNNTVector<0, 1, "frint64z">;
3753   defm FRINT32X : FRIntNNTVector<1, 0, "frint32x">;
3754   defm FRINT64X : FRIntNNTVector<1, 1, "frint64x">;
3755 } // HasFRInt3264
3756
3757 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
3758 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
3759 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
3760                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
3761 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
3762 // Aliases for MVN -> NOT.
3763 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
3764                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
3765 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
3766                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
3767
3768 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
3769 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
3770 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
3771 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
3772 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
3773 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
3774 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
3775
3776 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
3777 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
3778 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
3779 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
3780 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
3781 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
3782 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
3783 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
3784
3785 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
3786 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
3787 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
3788 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
3789 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
3790
3791 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
3792 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
3793 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
3794 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
3795 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
3796        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
3797 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
3798 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
3799 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
3800 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
3801 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
3802 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
3803 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
3804 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
3805 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
3806        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
3807 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
3808                     int_aarch64_neon_uaddlp>;
3809 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
3810 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
3811 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
3812 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
3813 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
3814 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
3815
3816 def : Pat<(v4f16 (AArch64rev32 V64:$Rn)), (REV32v4i16 V64:$Rn)>;
3817 def : Pat<(v4f16 (AArch64rev64 V64:$Rn)), (REV64v4i16 V64:$Rn)>;
3818 def : Pat<(v8f16 (AArch64rev32 V128:$Rn)), (REV32v8i16 V128:$Rn)>;
3819 def : Pat<(v8f16 (AArch64rev64 V128:$Rn)), (REV64v8i16 V128:$Rn)>;
3820 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
3821 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
3822
3823 // Patterns for vector long shift (by element width). These need to match all
3824 // three of zext, sext and anyext so it's easier to pull the patterns out of the
3825 // definition.
3826 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
3827   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
3828             (SHLLv8i8 V64:$Rn)>;
3829   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
3830             (SHLLv16i8 V128:$Rn)>;
3831   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
3832             (SHLLv4i16 V64:$Rn)>;
3833   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
3834             (SHLLv8i16 V128:$Rn)>;
3835   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
3836             (SHLLv2i32 V64:$Rn)>;
3837   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
3838             (SHLLv4i32 V128:$Rn)>;
3839 }
3840
3841 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
3842 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
3843 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
3844
3845 //===----------------------------------------------------------------------===//
3846 // Advanced SIMD three vector instructions.
3847 //===----------------------------------------------------------------------===//
3848
3849 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
3850 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
3851 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
3852 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
3853 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
3854 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
3855 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
3856 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
3857 defm FABD    : SIMDThreeSameVectorFP<1,1,0b010,"fabd", int_aarch64_neon_fabd>;
3858 let Predicates = [HasNEON] in {
3859 foreach VT = [ v2f32, v4f32, v2f64 ] in
3860 def : Pat<(fabs (fsub VT:$Rn, VT:$Rm)), (!cast<Instruction>("FABD"#VT) VT:$Rn, VT:$Rm)>;
3861 }
3862 let Predicates = [HasNEON, HasFullFP16] in {
3863 foreach VT = [ v4f16, v8f16 ] in
3864 def : Pat<(fabs (fsub VT:$Rn, VT:$Rm)), (!cast<Instruction>("FABD"#VT) VT:$Rn, VT:$Rm)>;
3865 }
3866 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b101,"facge",int_aarch64_neon_facge>;
3867 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b101,"facgt",int_aarch64_neon_facgt>;
3868 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b010,"faddp",int_aarch64_neon_faddp>;
3869 defm FADD    : SIMDThreeSameVectorFP<0,0,0b010,"fadd", fadd>;
3870 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b100, "fcmeq", AArch64fcmeq>;
3871 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b100, "fcmge", AArch64fcmge>;
3872 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b100, "fcmgt", AArch64fcmgt>;
3873 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b111,"fdiv", fdiv>;
3874 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
3875 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b000,"fmaxnm", fmaxnum>;
3876 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b110,"fmaxp", int_aarch64_neon_fmaxp>;
3877 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b110,"fmax", fmaximum>;
3878 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b000,"fminnmp", int_aarch64_neon_fminnmp>;
3879 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b000,"fminnm", fminnum>;
3880 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b110,"fminp", int_aarch64_neon_fminp>;
3881 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b110,"fmin", fminimum>;
3882
3883 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
3884 // instruction expects the addend first, while the fma intrinsic puts it last.
3885 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b001, "fmla",
3886             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3887 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b001, "fmls",
3888             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3889
3890 // The following def pats catch the case where the LHS of an FMA is negated.
3891 // The TriOpFrag above catches the case where the middle operand is negated.
3892 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
3893           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
3894
3895 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
3896           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
3897
3898 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
3899           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
3900
3901 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b011,"fmulx", int_aarch64_neon_fmulx>;
3902 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b011,"fmul", fmul>;
3903 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b111,"frecps", int_aarch64_neon_frecps>;
3904 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b111,"frsqrts", int_aarch64_neon_frsqrts>;
3905 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b010,"fsub", fsub>;
3906
3907 // MLA and MLS are generated in MachineCombine
3908 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla", null_frag>;
3909 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls", null_frag>;
3910
3911 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
3912 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
3913 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
3914       TriOpFrag<(add node:$LHS, (int_aarch64_neon_sabd node:$MHS, node:$RHS))> >;
3915 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_aarch64_neon_sabd>;
3916 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
3917 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
3918 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
3919 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", smax>;
3920 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
3921 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", smin>;
3922 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
3923 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
3924 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
3925 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
3926 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
3927 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
3928 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
3929 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
3930 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
3931 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
3932 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
3933       TriOpFrag<(add node:$LHS, (int_aarch64_neon_uabd node:$MHS, node:$RHS))> >;
3934 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_aarch64_neon_uabd>;
3935 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
3936 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
3937 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
3938 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", umax>;
3939 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
3940 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", umin>;
3941 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
3942 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
3943 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
3944 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
3945 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
3946 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
3947 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
3948 defm SQRDMLAH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10000,"sqrdmlah",
3949                                                   int_aarch64_neon_sqadd>;
3950 defm SQRDMLSH : SIMDThreeSameVectorSQRDMLxHTiedHS<1,0b10001,"sqrdmlsh",
3951                                                     int_aarch64_neon_sqsub>;
3952
3953 // Extra saturate patterns, other than the intrinsics matches above
3954 defm : SIMDThreeSameVectorExtraPatterns<"SQADD", saddsat>;
3955 defm : SIMDThreeSameVectorExtraPatterns<"UQADD", uaddsat>;
3956 defm : SIMDThreeSameVectorExtraPatterns<"SQSUB", ssubsat>;
3957 defm : SIMDThreeSameVectorExtraPatterns<"UQSUB", usubsat>;
3958
3959 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
3960 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
3961                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
3962 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
3963 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
3964 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
3965     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
3966 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
3967 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
3968                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
3969 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
3970
3971
3972 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
3973           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3974 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
3975           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3976 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
3977           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3978 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
3979           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
3980
3981 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
3982           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3983 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
3984           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3985 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
3986           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3987 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
3988           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
3989
3990 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
3991                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
3992 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
3993                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
3994 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
3995                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
3996 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
3997                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
3998
3999 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
4000                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
4001 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
4002                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
4003 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
4004                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
4005 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
4006                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
4007
4008 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
4009                 "|cmls.8b\t$dst, $src1, $src2}",
4010                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
4011 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
4012                 "|cmls.16b\t$dst, $src1, $src2}",
4013                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
4014 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
4015                 "|cmls.4h\t$dst, $src1, $src2}",
4016                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
4017 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
4018                 "|cmls.8h\t$dst, $src1, $src2}",
4019                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
4020 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
4021                 "|cmls.2s\t$dst, $src1, $src2}",
4022                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
4023 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
4024                 "|cmls.4s\t$dst, $src1, $src2}",
4025                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
4026 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
4027                 "|cmls.2d\t$dst, $src1, $src2}",
4028                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
4029
4030 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
4031                 "|cmlo.8b\t$dst, $src1, $src2}",
4032                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
4033 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
4034                 "|cmlo.16b\t$dst, $src1, $src2}",
4035                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
4036 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
4037                 "|cmlo.4h\t$dst, $src1, $src2}",
4038                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
4039 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
4040                 "|cmlo.8h\t$dst, $src1, $src2}",
4041                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
4042 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
4043                 "|cmlo.2s\t$dst, $src1, $src2}",
4044                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
4045 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
4046                 "|cmlo.4s\t$dst, $src1, $src2}",
4047                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
4048 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
4049                 "|cmlo.2d\t$dst, $src1, $src2}",
4050                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
4051
4052 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
4053                 "|cmle.8b\t$dst, $src1, $src2}",
4054                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
4055 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
4056                 "|cmle.16b\t$dst, $src1, $src2}",
4057                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
4058 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
4059                 "|cmle.4h\t$dst, $src1, $src2}",
4060                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
4061 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
4062                 "|cmle.8h\t$dst, $src1, $src2}",
4063                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
4064 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
4065                 "|cmle.2s\t$dst, $src1, $src2}",
4066                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
4067 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
4068                 "|cmle.4s\t$dst, $src1, $src2}",
4069                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
4070 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
4071                 "|cmle.2d\t$dst, $src1, $src2}",
4072                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
4073
4074 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
4075                 "|cmlt.8b\t$dst, $src1, $src2}",
4076                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
4077 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
4078                 "|cmlt.16b\t$dst, $src1, $src2}",
4079                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
4080 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
4081                 "|cmlt.4h\t$dst, $src1, $src2}",
4082                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
4083 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
4084                 "|cmlt.8h\t$dst, $src1, $src2}",
4085                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
4086 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
4087                 "|cmlt.2s\t$dst, $src1, $src2}",
4088                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
4089 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
4090                 "|cmlt.4s\t$dst, $src1, $src2}",
4091                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
4092 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
4093                 "|cmlt.2d\t$dst, $src1, $src2}",
4094                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
4095
4096 let Predicates = [HasNEON, HasFullFP16] in {
4097 def : InstAlias<"{fcmle\t$dst.4h, $src1.4h, $src2.4h" #
4098                 "|fcmle.4h\t$dst, $src1, $src2}",
4099                 (FCMGEv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
4100 def : InstAlias<"{fcmle\t$dst.8h, $src1.8h, $src2.8h" #
4101                 "|fcmle.8h\t$dst, $src1, $src2}",
4102                 (FCMGEv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
4103 }
4104 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
4105                 "|fcmle.2s\t$dst, $src1, $src2}",
4106                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
4107 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
4108                 "|fcmle.4s\t$dst, $src1, $src2}",
4109                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
4110 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
4111                 "|fcmle.2d\t$dst, $src1, $src2}",
4112                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
4113
4114 let Predicates = [HasNEON, HasFullFP16] in {
4115 def : InstAlias<"{fcmlt\t$dst.4h, $src1.4h, $src2.4h" #
4116                 "|fcmlt.4h\t$dst, $src1, $src2}",
4117                 (FCMGTv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
4118 def : InstAlias<"{fcmlt\t$dst.8h, $src1.8h, $src2.8h" #
4119                 "|fcmlt.8h\t$dst, $src1, $src2}",
4120                 (FCMGTv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
4121 }
4122 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
4123                 "|fcmlt.2s\t$dst, $src1, $src2}",
4124                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
4125 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
4126                 "|fcmlt.4s\t$dst, $src1, $src2}",
4127                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
4128 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
4129                 "|fcmlt.2d\t$dst, $src1, $src2}",
4130                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
4131
4132 let Predicates = [HasNEON, HasFullFP16] in {
4133 def : InstAlias<"{facle\t$dst.4h, $src1.4h, $src2.4h" #
4134                 "|facle.4h\t$dst, $src1, $src2}",
4135                 (FACGEv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
4136 def : InstAlias<"{facle\t$dst.8h, $src1.8h, $src2.8h" #
4137                 "|facle.8h\t$dst, $src1, $src2}",
4138                 (FACGEv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
4139 }
4140 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
4141                 "|facle.2s\t$dst, $src1, $src2}",
4142                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
4143 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
4144                 "|facle.4s\t$dst, $src1, $src2}",
4145                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
4146 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
4147                 "|facle.2d\t$dst, $src1, $src2}",
4148                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
4149
4150 let Predicates = [HasNEON, HasFullFP16] in {
4151 def : InstAlias<"{faclt\t$dst.4h, $src1.4h, $src2.4h" #
4152                 "|faclt.4h\t$dst, $src1, $src2}",
4153                 (FACGTv4f16 V64:$dst, V64:$src2, V64:$src1), 0>;
4154 def : InstAlias<"{faclt\t$dst.8h, $src1.8h, $src2.8h" #
4155                 "|faclt.8h\t$dst, $src1, $src2}",
4156                 (FACGTv8f16 V128:$dst, V128:$src2, V128:$src1), 0>;
4157 }
4158 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
4159                 "|faclt.2s\t$dst, $src1, $src2}",
4160                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
4161 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
4162                 "|faclt.4s\t$dst, $src1, $src2}",
4163                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
4164 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
4165                 "|faclt.2d\t$dst, $src1, $src2}",
4166                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
4167
4168 //===----------------------------------------------------------------------===//
4169 // Advanced SIMD three scalar instructions.
4170 //===----------------------------------------------------------------------===//
4171
4172 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
4173 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
4174 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
4175 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
4176 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
4177 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
4178 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
4179 defm FABD     : SIMDFPThreeScalar<1, 1, 0b010, "fabd", int_aarch64_sisd_fabd>;
4180 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
4181           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
4182 let Predicates = [HasFullFP16] in {
4183 def : Pat<(fabs (fsub f16:$Rn, f16:$Rm)), (FABD16 f16:$Rn, f16:$Rm)>;
4184 }
4185 def : Pat<(fabs (fsub f32:$Rn, f32:$Rm)), (FABD32 f32:$Rn, f32:$Rm)>;
4186 def : Pat<(fabs (fsub f64:$Rn, f64:$Rm)), (FABD64 f64:$Rn, f64:$Rm)>;
4187 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b101, "facge",
4188                                      int_aarch64_neon_facge>;
4189 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b101, "facgt",
4190                                      int_aarch64_neon_facgt>;
4191 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b100, "fcmeq", AArch64fcmeq>;
4192 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b100, "fcmge", AArch64fcmge>;
4193 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b100, "fcmgt", AArch64fcmgt>;
4194 defm FMULX    : SIMDFPThreeScalar<0, 0, 0b011, "fmulx", int_aarch64_neon_fmulx>;
4195 defm FRECPS   : SIMDFPThreeScalar<0, 0, 0b111, "frecps", int_aarch64_neon_frecps>;
4196 defm FRSQRTS  : SIMDFPThreeScalar<0, 1, 0b111, "frsqrts", int_aarch64_neon_frsqrts>;
4197 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
4198 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
4199 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4200 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
4201 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
4202 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
4203 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
4204 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
4205 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
4206 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
4207 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
4208 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
4209 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
4210 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
4211 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
4212 let Predicates = [HasRDM] in {
4213   defm SQRDMLAH : SIMDThreeScalarHSTied<1, 0, 0b10000, "sqrdmlah">;
4214   defm SQRDMLSH : SIMDThreeScalarHSTied<1, 0, 0b10001, "sqrdmlsh">;
4215   def : Pat<(i32 (int_aarch64_neon_sqadd
4216                    (i32 FPR32:$Rd),
4217                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
4218                                                    (i32 FPR32:$Rm))))),
4219             (SQRDMLAHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
4220   def : Pat<(i32 (int_aarch64_neon_sqsub
4221                    (i32 FPR32:$Rd),
4222                    (i32 (int_aarch64_neon_sqrdmulh (i32 FPR32:$Rn),
4223                                                    (i32 FPR32:$Rm))))),
4224             (SQRDMLSHv1i32 FPR32:$Rd, FPR32:$Rn, FPR32:$Rm)>;
4225 }
4226
4227 def : InstAlias<"cmls $dst, $src1, $src2",
4228                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
4229 def : InstAlias<"cmle $dst, $src1, $src2",
4230                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
4231 def : InstAlias<"cmlo $dst, $src1, $src2",
4232                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
4233 def : InstAlias<"cmlt $dst, $src1, $src2",
4234                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
4235 def : InstAlias<"fcmle $dst, $src1, $src2",
4236                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
4237 def : InstAlias<"fcmle $dst, $src1, $src2",
4238                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
4239 def : InstAlias<"fcmlt $dst, $src1, $src2",
4240                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
4241 def : InstAlias<"fcmlt $dst, $src1, $src2",
4242                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
4243 def : InstAlias<"facle $dst, $src1, $src2",
4244                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
4245 def : InstAlias<"facle $dst, $src1, $src2",
4246                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
4247 def : InstAlias<"faclt $dst, $src1, $src2",
4248                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
4249 def : InstAlias<"faclt $dst, $src1, $src2",
4250                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
4251
4252 //===----------------------------------------------------------------------===//
4253 // Advanced SIMD three scalar instructions (mixed operands).
4254 //===----------------------------------------------------------------------===//
4255 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
4256                                        int_aarch64_neon_sqdmulls_scalar>;
4257 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
4258 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
4259
4260 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
4261                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4262                                                         (i32 FPR32:$Rm))))),
4263           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
4264 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
4265                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4266                                                         (i32 FPR32:$Rm))))),
4267           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
4268
4269 //===----------------------------------------------------------------------===//
4270 // Advanced SIMD two scalar instructions.
4271 //===----------------------------------------------------------------------===//
4272
4273 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", abs>;
4274 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
4275 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
4276 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
4277 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
4278 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
4279 defm FCMEQ  : SIMDFPCmpTwoScalar<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
4280 defm FCMGE  : SIMDFPCmpTwoScalar<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
4281 defm FCMGT  : SIMDFPCmpTwoScalar<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
4282 defm FCMLE  : SIMDFPCmpTwoScalar<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
4283 defm FCMLT  : SIMDFPCmpTwoScalar<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
4284 defm FCVTAS : SIMDFPTwoScalar<   0, 0, 0b11100, "fcvtas">;
4285 defm FCVTAU : SIMDFPTwoScalar<   1, 0, 0b11100, "fcvtau">;
4286 defm FCVTMS : SIMDFPTwoScalar<   0, 0, 0b11011, "fcvtms">;
4287 defm FCVTMU : SIMDFPTwoScalar<   1, 0, 0b11011, "fcvtmu">;
4288 defm FCVTNS : SIMDFPTwoScalar<   0, 0, 0b11010, "fcvtns">;
4289 defm FCVTNU : SIMDFPTwoScalar<   1, 0, 0b11010, "fcvtnu">;
4290 defm FCVTPS : SIMDFPTwoScalar<   0, 1, 0b11010, "fcvtps">;
4291 defm FCVTPU : SIMDFPTwoScalar<   1, 1, 0b11010, "fcvtpu">;
4292 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
4293 defm FCVTZS : SIMDFPTwoScalar<   0, 1, 0b11011, "fcvtzs">;
4294 defm FCVTZU : SIMDFPTwoScalar<   1, 1, 0b11011, "fcvtzu">;
4295 defm FRECPE : SIMDFPTwoScalar<   0, 1, 0b11101, "frecpe">;
4296 defm FRECPX : SIMDFPTwoScalar<   0, 1, 0b11111, "frecpx">;
4297 defm FRSQRTE : SIMDFPTwoScalar<  1, 1, 0b11101, "frsqrte">;
4298 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
4299                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
4300 defm SCVTF  : SIMDFPTwoScalarCVT<   0, 0, 0b11101, "scvtf", AArch64sitof>;
4301 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
4302 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
4303 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
4304 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
4305 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
4306                                      int_aarch64_neon_suqadd>;
4307 defm UCVTF  : SIMDFPTwoScalarCVT<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
4308 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
4309 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
4310                                     int_aarch64_neon_usqadd>;
4311
4312 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
4313
4314 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
4315           (FCVTASv1i64 FPR64:$Rn)>;
4316 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
4317           (FCVTAUv1i64 FPR64:$Rn)>;
4318 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
4319           (FCVTMSv1i64 FPR64:$Rn)>;
4320 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
4321           (FCVTMUv1i64 FPR64:$Rn)>;
4322 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
4323           (FCVTNSv1i64 FPR64:$Rn)>;
4324 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
4325           (FCVTNUv1i64 FPR64:$Rn)>;
4326 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
4327           (FCVTPSv1i64 FPR64:$Rn)>;
4328 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
4329           (FCVTPUv1i64 FPR64:$Rn)>;
4330
4331 def : Pat<(f16 (int_aarch64_neon_frecpe (f16 FPR16:$Rn))),
4332           (FRECPEv1f16 FPR16:$Rn)>;
4333 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
4334           (FRECPEv1i32 FPR32:$Rn)>;
4335 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
4336           (FRECPEv1i64 FPR64:$Rn)>;
4337 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
4338           (FRECPEv1i64 FPR64:$Rn)>;
4339
4340 def : Pat<(f32 (AArch64frecpe (f32 FPR32:$Rn))),
4341           (FRECPEv1i32 FPR32:$Rn)>;
4342 def : Pat<(v2f32 (AArch64frecpe (v2f32 V64:$Rn))),
4343           (FRECPEv2f32 V64:$Rn)>;
4344 def : Pat<(v4f32 (AArch64frecpe (v4f32 FPR128:$Rn))),
4345           (FRECPEv4f32 FPR128:$Rn)>;
4346 def : Pat<(f64 (AArch64frecpe (f64 FPR64:$Rn))),
4347           (FRECPEv1i64 FPR64:$Rn)>;
4348 def : Pat<(v1f64 (AArch64frecpe (v1f64 FPR64:$Rn))),
4349           (FRECPEv1i64 FPR64:$Rn)>;
4350 def : Pat<(v2f64 (AArch64frecpe (v2f64 FPR128:$Rn))),
4351           (FRECPEv2f64 FPR128:$Rn)>;
4352
4353 def : Pat<(f32 (AArch64frecps (f32 FPR32:$Rn), (f32 FPR32:$Rm))),
4354           (FRECPS32 FPR32:$Rn, FPR32:$Rm)>;
4355 def : Pat<(v2f32 (AArch64frecps (v2f32 V64:$Rn), (v2f32 V64:$Rm))),
4356           (FRECPSv2f32 V64:$Rn, V64:$Rm)>;
4357 def : Pat<(v4f32 (AArch64frecps (v4f32 FPR128:$Rn), (v4f32 FPR128:$Rm))),
4358           (FRECPSv4f32 FPR128:$Rn, FPR128:$Rm)>;
4359 def : Pat<(f64 (AArch64frecps (f64 FPR64:$Rn), (f64 FPR64:$Rm))),
4360           (FRECPS64 FPR64:$Rn, FPR64:$Rm)>;
4361 def : Pat<(v2f64 (AArch64frecps (v2f64 FPR128:$Rn), (v2f64 FPR128:$Rm))),
4362           (FRECPSv2f64 FPR128:$Rn, FPR128:$Rm)>;
4363
4364 def : Pat<(f16 (int_aarch64_neon_frecpx (f16 FPR16:$Rn))),
4365           (FRECPXv1f16 FPR16:$Rn)>;
4366 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
4367           (FRECPXv1i32 FPR32:$Rn)>;
4368 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
4369           (FRECPXv1i64 FPR64:$Rn)>;
4370
4371 def : Pat<(f16 (int_aarch64_neon_frsqrte (f16 FPR16:$Rn))),
4372           (FRSQRTEv1f16 FPR16:$Rn)>;
4373 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
4374           (FRSQRTEv1i32 FPR32:$Rn)>;
4375 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
4376           (FRSQRTEv1i64 FPR64:$Rn)>;
4377 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
4378           (FRSQRTEv1i64 FPR64:$Rn)>;
4379
4380 def : Pat<(f32 (AArch64frsqrte (f32 FPR32:$Rn))),
4381           (FRSQRTEv1i32 FPR32:$Rn)>;
4382 def : Pat<(v2f32 (AArch64frsqrte (v2f32 V64:$Rn))),
4383           (FRSQRTEv2f32 V64:$Rn)>;
4384 def : Pat<(v4f32 (AArch64frsqrte (v4f32 FPR128:$Rn))),
4385           (FRSQRTEv4f32 FPR128:$Rn)>;
4386 def : Pat<(f64 (AArch64frsqrte (f64 FPR64:$Rn))),
4387           (FRSQRTEv1i64 FPR64:$Rn)>;
4388 def : Pat<(v1f64 (AArch64frsqrte (v1f64 FPR64:$Rn))),
4389           (FRSQRTEv1i64 FPR64:$Rn)>;
4390 def : Pat<(v2f64 (AArch64frsqrte (v2f64 FPR128:$Rn))),
4391           (FRSQRTEv2f64 FPR128:$Rn)>;
4392
4393 def : Pat<(f32 (AArch64frsqrts (f32 FPR32:$Rn), (f32 FPR32:$Rm))),
4394           (FRSQRTS32 FPR32:$Rn, FPR32:$Rm)>;
4395 def : Pat<(v2f32 (AArch64frsqrts (v2f32 V64:$Rn), (v2f32 V64:$Rm))),
4396           (FRSQRTSv2f32 V64:$Rn, V64:$Rm)>;
4397 def : Pat<(v4f32 (AArch64frsqrts (v4f32 FPR128:$Rn), (v4f32 FPR128:$Rm))),
4398           (FRSQRTSv4f32 FPR128:$Rn, FPR128:$Rm)>;
4399 def : Pat<(f64 (AArch64frsqrts (f64 FPR64:$Rn), (f64 FPR64:$Rm))),
4400           (FRSQRTS64 FPR64:$Rn, FPR64:$Rm)>;
4401 def : Pat<(v2f64 (AArch64frsqrts (v2f64 FPR128:$Rn), (v2f64 FPR128:$Rm))),
4402           (FRSQRTSv2f64 FPR128:$Rn, FPR128:$Rm)>;
4403
4404 // If an integer is about to be converted to a floating point value,
4405 // just load it on the floating point unit.
4406 // Here are the patterns for 8 and 16-bits to float.
4407 // 8-bits -> float.
4408 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
4409                              SDPatternOperator loadop, Instruction UCVTF,
4410                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
4411                              SubRegIndex sub> {
4412   def : Pat<(DstTy (uint_to_fp (SrcTy
4413                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
4414                                       ro.Wext:$extend))))),
4415            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
4416                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
4417                                  sub))>;
4418
4419   def : Pat<(DstTy (uint_to_fp (SrcTy
4420                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
4421                                       ro.Wext:$extend))))),
4422            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
4423                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
4424                                  sub))>;
4425 }
4426
4427 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
4428                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
4429 def : Pat <(f32 (uint_to_fp (i32
4430                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
4431            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
4432                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
4433 def : Pat <(f32 (uint_to_fp (i32
4434                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
4435            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
4436                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
4437 // 16-bits -> float.
4438 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
4439                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
4440 def : Pat <(f32 (uint_to_fp (i32
4441                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
4442            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
4443                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
4444 def : Pat <(f32 (uint_to_fp (i32
4445                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
4446            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
4447                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
4448 // 32-bits are handled in target specific dag combine:
4449 // performIntToFpCombine.
4450 // 64-bits integer to 32-bits floating point, not possible with
4451 // UCVTF on floating point registers (both source and destination
4452 // must have the same size).
4453
4454 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4455 // 8-bits -> double.
4456 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
4457                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
4458 def : Pat <(f64 (uint_to_fp (i32
4459                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
4460            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4461                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
4462 def : Pat <(f64 (uint_to_fp (i32
4463                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
4464            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4465                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
4466 // 16-bits -> double.
4467 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
4468                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
4469 def : Pat <(f64 (uint_to_fp (i32
4470                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
4471            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4472                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
4473 def : Pat <(f64 (uint_to_fp (i32
4474                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
4475            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4476                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
4477 // 32-bits -> double.
4478 defm : UIntToFPROLoadPat<f64, i32, load,
4479                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
4480 def : Pat <(f64 (uint_to_fp (i32
4481                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
4482            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4483                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
4484 def : Pat <(f64 (uint_to_fp (i32
4485                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
4486            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4487                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
4488 // 64-bits -> double are handled in target specific dag combine:
4489 // performIntToFpCombine.
4490
4491 //===----------------------------------------------------------------------===//
4492 // Advanced SIMD three different-sized vector instructions.
4493 //===----------------------------------------------------------------------===//
4494
4495 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
4496 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
4497 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
4498 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
4499 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
4500 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
4501                                              int_aarch64_neon_sabd>;
4502 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
4503                                           int_aarch64_neon_sabd>;
4504 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
4505             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
4506 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
4507                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
4508 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
4509     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4510 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
4511     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4512 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
4513 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
4514                                                int_aarch64_neon_sqadd>;
4515 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
4516                                                int_aarch64_neon_sqsub>;
4517 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
4518                                      int_aarch64_neon_sqdmull>;
4519 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
4520                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
4521 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
4522                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
4523 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
4524                                               int_aarch64_neon_uabd>;
4525 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
4526                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
4527 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
4528                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
4529 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
4530     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4531 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
4532     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4533 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
4534 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
4535                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
4536 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
4537                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
4538
4539 // Additional patterns for SMULL and UMULL
4540 multiclass Neon_mul_widen_patterns<SDPatternOperator opnode,
4541   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
4542   def : Pat<(v8i16 (opnode (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
4543             (INST8B V64:$Rn, V64:$Rm)>;
4544   def : Pat<(v4i32 (opnode (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
4545             (INST4H V64:$Rn, V64:$Rm)>;
4546   def : Pat<(v2i64 (opnode (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
4547             (INST2S V64:$Rn, V64:$Rm)>;
4548 }
4549
4550 defm : Neon_mul_widen_patterns<AArch64smull, SMULLv8i8_v8i16,
4551   SMULLv4i16_v4i32, SMULLv2i32_v2i64>;
4552 defm : Neon_mul_widen_patterns<AArch64umull, UMULLv8i8_v8i16,
4553   UMULLv4i16_v4i32, UMULLv2i32_v2i64>;
4554
4555 // Patterns for smull2/umull2.
4556 multiclass Neon_mul_high_patterns<SDPatternOperator opnode,
4557   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
4558   def : Pat<(v8i16 (opnode (extract_high_v16i8 V128:$Rn),
4559                            (extract_high_v16i8 V128:$Rm))),
4560              (INST8B V128:$Rn, V128:$Rm)>;
4561   def : Pat<(v4i32 (opnode (extract_high_v8i16 V128:$Rn),
4562                            (extract_high_v8i16 V128:$Rm))),
4563              (INST4H V128:$Rn, V128:$Rm)>;
4564   def : Pat<(v2i64 (opnode (extract_high_v4i32 V128:$Rn),
4565                            (extract_high_v4i32 V128:$Rm))),
4566              (INST2S V128:$Rn, V128:$Rm)>;
4567 }
4568
4569 defm : Neon_mul_high_patterns<AArch64smull, SMULLv16i8_v8i16,
4570   SMULLv8i16_v4i32, SMULLv4i32_v2i64>;
4571 defm : Neon_mul_high_patterns<AArch64umull, UMULLv16i8_v8i16,
4572   UMULLv8i16_v4i32, UMULLv4i32_v2i64>;
4573
4574 // Additional patterns for SMLAL/SMLSL and UMLAL/UMLSL
4575 multiclass Neon_mulacc_widen_patterns<SDPatternOperator opnode,
4576   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
4577   def : Pat<(v8i16 (opnode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
4578             (INST8B V128:$Rd, V64:$Rn, V64:$Rm)>;
4579   def : Pat<(v4i32 (opnode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
4580             (INST4H V128:$Rd, V64:$Rn, V64:$Rm)>;
4581   def : Pat<(v2i64 (opnode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
4582             (INST2S  V128:$Rd, V64:$Rn, V64:$Rm)>;
4583 }
4584
4585 defm : Neon_mulacc_widen_patterns<
4586   TriOpFrag<(add node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
4587   SMLALv8i8_v8i16, SMLALv4i16_v4i32, SMLALv2i32_v2i64>;
4588 defm : Neon_mulacc_widen_patterns<
4589   TriOpFrag<(add node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
4590   UMLALv8i8_v8i16, UMLALv4i16_v4i32, UMLALv2i32_v2i64>;
4591 defm : Neon_mulacc_widen_patterns<
4592   TriOpFrag<(sub node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
4593   SMLSLv8i8_v8i16, SMLSLv4i16_v4i32, SMLSLv2i32_v2i64>;
4594 defm : Neon_mulacc_widen_patterns<
4595   TriOpFrag<(sub node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
4596   UMLSLv8i8_v8i16, UMLSLv4i16_v4i32, UMLSLv2i32_v2i64>;
4597
4598 // Patterns for 64-bit pmull
4599 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
4600           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
4601 def : Pat<(int_aarch64_neon_pmull64 (extractelt (v2i64 V128:$Rn), (i64 1)),
4602                                     (extractelt (v2i64 V128:$Rm), (i64 1))),
4603           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
4604
4605 // CodeGen patterns for addhn and subhn instructions, which can actually be
4606 // written in LLVM IR without too much difficulty.
4607
4608 // ADDHN
4609 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
4610           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
4611 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
4612                                            (i32 16))))),
4613           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
4614 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
4615                                            (i32 32))))),
4616           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
4617 def : Pat<(concat_vectors (v8i8 V64:$Rd),
4618                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
4619                                                     (i32 8))))),
4620           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
4621                             V128:$Rn, V128:$Rm)>;
4622 def : Pat<(concat_vectors (v4i16 V64:$Rd),
4623                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
4624                                                     (i32 16))))),
4625           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
4626                             V128:$Rn, V128:$Rm)>;
4627 def : Pat<(concat_vectors (v2i32 V64:$Rd),
4628                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
4629                                                     (i32 32))))),
4630           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
4631                             V128:$Rn, V128:$Rm)>;
4632
4633 // SUBHN
4634 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
4635           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
4636 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
4637                                            (i32 16))))),
4638           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
4639 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
4640                                            (i32 32))))),
4641           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
4642 def : Pat<(concat_vectors (v8i8 V64:$Rd),
4643                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
4644                                                     (i32 8))))),
4645           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
4646                             V128:$Rn, V128:$Rm)>;
4647 def : Pat<(concat_vectors (v4i16 V64:$Rd),
4648                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
4649                                                     (i32 16))))),
4650           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
4651                             V128:$Rn, V128:$Rm)>;
4652 def : Pat<(concat_vectors (v2i32 V64:$Rd),
4653                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
4654                                                     (i32 32))))),
4655           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
4656                             V128:$Rn, V128:$Rm)>;
4657
4658 //----------------------------------------------------------------------------
4659 // AdvSIMD bitwise extract from vector instruction.
4660 //----------------------------------------------------------------------------
4661
4662 defm EXT : SIMDBitwiseExtract<"ext">;
4663
4664 def AdjustExtImm : SDNodeXForm<imm, [{
4665   return CurDAG->getTargetConstant(8 + N->getZExtValue(), SDLoc(N), MVT::i32);
4666 }]>;
4667 multiclass ExtPat<ValueType VT64, ValueType VT128, int N> {
4668   def : Pat<(VT64 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
4669             (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
4670   def : Pat<(VT128 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
4671             (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
4672   // We use EXT to handle extract_subvector to copy the upper 64-bits of a
4673   // 128-bit vector.
4674   def : Pat<(VT64 (extract_subvector V128:$Rn, (i64 N))),
4675             (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
4676   // A 64-bit EXT of two halves of the same 128-bit register can be done as a
4677   // single 128-bit EXT.
4678   def : Pat<(VT64 (AArch64ext (extract_subvector V128:$Rn, (i64 0)),
4679                               (extract_subvector V128:$Rn, (i64 N)),
4680                               (i32 imm:$imm))),
4681             (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, imm:$imm), dsub)>;
4682   // A 64-bit EXT of the high half of a 128-bit register can be done using a
4683   // 128-bit EXT of the whole register with an adjustment to the immediate. The
4684   // top half of the other operand will be unset, but that doesn't matter as it
4685   // will not be used.
4686   def : Pat<(VT64 (AArch64ext (extract_subvector V128:$Rn, (i64 N)),
4687                               V64:$Rm,
4688                               (i32 imm:$imm))),
4689             (EXTRACT_SUBREG (EXTv16i8 V128:$Rn,
4690                                       (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4691                                       (AdjustExtImm imm:$imm)), dsub)>;
4692 }
4693
4694 defm : ExtPat<v8i8, v16i8, 8>;
4695 defm : ExtPat<v4i16, v8i16, 4>;
4696 defm : ExtPat<v4f16, v8f16, 4>;
4697 defm : ExtPat<v2i32, v4i32, 2>;
4698 defm : ExtPat<v2f32, v4f32, 2>;
4699 defm : ExtPat<v1i64, v2i64, 1>;
4700 defm : ExtPat<v1f64, v2f64, 1>;
4701
4702 //----------------------------------------------------------------------------
4703 // AdvSIMD zip vector
4704 //----------------------------------------------------------------------------
4705
4706 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
4707 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
4708 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
4709 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
4710 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
4711 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
4712
4713 //----------------------------------------------------------------------------
4714 // AdvSIMD TBL/TBX instructions
4715 //----------------------------------------------------------------------------
4716
4717 defm TBL : SIMDTableLookup<    0, "tbl">;
4718 defm TBX : SIMDTableLookupTied<1, "tbx">;
4719
4720 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
4721           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
4722 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
4723           (TBLv16i8One V128:$Ri, V128:$Rn)>;
4724
4725 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
4726                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
4727           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
4728 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
4729                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
4730           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
4731
4732
4733 //----------------------------------------------------------------------------
4734 // AdvSIMD scalar CPY instruction
4735 //----------------------------------------------------------------------------
4736
4737 defm CPY : SIMDScalarCPY<"cpy">;
4738
4739 //----------------------------------------------------------------------------
4740 // AdvSIMD scalar pairwise instructions
4741 //----------------------------------------------------------------------------
4742
4743 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
4744 defm FADDP   : SIMDFPPairwiseScalar<0, 0b01101, "faddp">;
4745 defm FMAXNMP : SIMDFPPairwiseScalar<0, 0b01100, "fmaxnmp">;
4746 defm FMAXP   : SIMDFPPairwiseScalar<0, 0b01111, "fmaxp">;
4747 defm FMINNMP : SIMDFPPairwiseScalar<1, 0b01100, "fminnmp">;
4748 defm FMINP   : SIMDFPPairwiseScalar<1, 0b01111, "fminp">;
4749 def : Pat<(v2i64 (AArch64saddv V128:$Rn)),
4750           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
4751 def : Pat<(v2i64 (AArch64uaddv V128:$Rn)),
4752           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), (ADDPv2i64p V128:$Rn), dsub)>;
4753 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
4754           (FADDPv2i32p V64:$Rn)>;
4755 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
4756           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
4757 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
4758           (FADDPv2i64p V128:$Rn)>;
4759 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
4760           (FMAXNMPv2i32p V64:$Rn)>;
4761 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
4762           (FMAXNMPv2i64p V128:$Rn)>;
4763 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
4764           (FMAXPv2i32p V64:$Rn)>;
4765 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
4766           (FMAXPv2i64p V128:$Rn)>;
4767 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
4768           (FMINNMPv2i32p V64:$Rn)>;
4769 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
4770           (FMINNMPv2i64p V128:$Rn)>;
4771 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
4772           (FMINPv2i32p V64:$Rn)>;
4773 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
4774           (FMINPv2i64p V128:$Rn)>;
4775
4776 //----------------------------------------------------------------------------
4777 // AdvSIMD INS/DUP instructions
4778 //----------------------------------------------------------------------------
4779
4780 def DUPv8i8gpr  : SIMDDupFromMain<0, {?,?,?,?,1}, ".8b", v8i8, V64, GPR32>;
4781 def DUPv16i8gpr : SIMDDupFromMain<1, {?,?,?,?,1}, ".16b", v16i8, V128, GPR32>;
4782 def DUPv4i16gpr : SIMDDupFromMain<0, {?,?,?,1,0}, ".4h", v4i16, V64, GPR32>;
4783 def DUPv8i16gpr : SIMDDupFromMain<1, {?,?,?,1,0}, ".8h", v8i16, V128, GPR32>;
4784 def DUPv2i32gpr : SIMDDupFromMain<0, {?,?,1,0,0}, ".2s", v2i32, V64, GPR32>;
4785 def DUPv4i32gpr : SIMDDupFromMain<1, {?,?,1,0,0}, ".4s", v4i32, V128, GPR32>;
4786 def DUPv2i64gpr : SIMDDupFromMain<1, {?,1,0,0,0}, ".2d", v2i64, V128, GPR64>;
4787
4788 def DUPv2i64lane : SIMDDup64FromElement;
4789 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
4790 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
4791 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
4792 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
4793 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
4794 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
4795
4796 // DUP from a 64-bit register to a 64-bit register is just a copy
4797 def : Pat<(v1i64 (AArch64dup (i64 GPR64:$Rn))),
4798           (COPY_TO_REGCLASS GPR64:$Rn, FPR64)>;
4799 def : Pat<(v1f64 (AArch64dup (f64 FPR64:$Rn))),
4800           (COPY_TO_REGCLASS FPR64:$Rn, FPR64)>;
4801
4802 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
4803           (v2f32 (DUPv2i32lane
4804             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
4805             (i64 0)))>;
4806 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
4807           (v4f32 (DUPv4i32lane
4808             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
4809             (i64 0)))>;
4810 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
4811           (v2f64 (DUPv2i64lane
4812             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
4813             (i64 0)))>;
4814 def : Pat<(v4f16 (AArch64dup (f16 FPR16:$Rn))),
4815           (v4f16 (DUPv4i16lane
4816             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
4817             (i64 0)))>;
4818 def : Pat<(v8f16 (AArch64dup (f16 FPR16:$Rn))),
4819           (v8f16 (DUPv8i16lane
4820             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
4821             (i64 0)))>;
4822
4823 def : Pat<(v4f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
4824           (DUPv4i16lane V128:$Rn, VectorIndexH:$imm)>;
4825 def : Pat<(v8f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
4826           (DUPv8i16lane V128:$Rn, VectorIndexH:$imm)>;
4827
4828 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
4829           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
4830 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
4831          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
4832 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
4833           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
4834
4835 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
4836 // instruction even if the types don't match: we just have to remap the lane
4837 // carefully. N.b. this trick only applies to truncations.
4838 def VecIndex_x2 : SDNodeXForm<imm, [{
4839   return CurDAG->getTargetConstant(2 * N->getZExtValue(), SDLoc(N), MVT::i64);
4840 }]>;
4841 def VecIndex_x4 : SDNodeXForm<imm, [{
4842   return CurDAG->getTargetConstant(4 * N->getZExtValue(), SDLoc(N), MVT::i64);
4843 }]>;
4844 def VecIndex_x8 : SDNodeXForm<imm, [{
4845   return CurDAG->getTargetConstant(8 * N->getZExtValue(), SDLoc(N), MVT::i64);
4846 }]>;
4847
4848 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
4849                             ValueType Src128VT, ValueType ScalVT,
4850                             Instruction DUP, SDNodeXForm IdxXFORM> {
4851   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
4852                                                      imm:$idx)))),
4853             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
4854
4855   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
4856                                                      imm:$idx)))),
4857             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
4858 }
4859
4860 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
4861 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
4862 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
4863
4864 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
4865 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
4866 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
4867
4868 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
4869                                SDNodeXForm IdxXFORM> {
4870   def : Pat<(ResVT (AArch64dup (i32 (trunc (extractelt (v2i64 V128:$Rn),
4871                                                          imm:$idx))))),
4872             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
4873
4874   def : Pat<(ResVT (AArch64dup (i32 (trunc (extractelt (v1i64 V64:$Rn),
4875                                                        imm:$idx))))),
4876             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
4877 }
4878
4879 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
4880 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
4881 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
4882
4883 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
4884 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
4885 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
4886
4887 // SMOV and UMOV definitions, with some extra patterns for convenience
4888 defm SMOV : SMov;
4889 defm UMOV : UMov;
4890
4891 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
4892           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
4893 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
4894           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
4895 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
4896           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
4897 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
4898           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
4899 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
4900           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
4901 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
4902           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
4903
4904 def : Pat<(sext_inreg (i64 (anyext (i32 (vector_extract (v16i8 V128:$Rn),
4905             VectorIndexB:$idx)))), i8),
4906           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
4907 def : Pat<(sext_inreg (i64 (anyext (i32 (vector_extract (v8i16 V128:$Rn),
4908             VectorIndexH:$idx)))), i16),
4909           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
4910
4911 // Extracting i8 or i16 elements will have the zero-extend transformed to
4912 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
4913 // for AArch64. Match these patterns here since UMOV already zeroes out the high
4914 // bits of the destination register.
4915 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
4916                (i32 0xff)),
4917           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
4918 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
4919                (i32 0xffff)),
4920           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
4921
4922 defm INS : SIMDIns;
4923
4924 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
4925           (SUBREG_TO_REG (i32 0),
4926                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
4927 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
4928           (SUBREG_TO_REG (i32 0),
4929                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
4930
4931 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
4932           (SUBREG_TO_REG (i32 0),
4933                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
4934 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
4935           (SUBREG_TO_REG (i32 0),
4936                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
4937
4938 def : Pat<(v4f16 (scalar_to_vector (f16 FPR16:$Rn))),
4939           (INSERT_SUBREG (v4f16 (IMPLICIT_DEF)), FPR16:$Rn, hsub)>;
4940 def : Pat<(v8f16 (scalar_to_vector (f16 FPR16:$Rn))),
4941           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rn, hsub)>;
4942
4943 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
4944             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
4945                                   (i32 FPR32:$Rn), ssub))>;
4946 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
4947             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4948                                   (i32 FPR32:$Rn), ssub))>;
4949
4950 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
4951             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
4952                                   (i64 FPR64:$Rn), dsub))>;
4953
4954 def : Pat<(v4f16 (scalar_to_vector (f16 FPR16:$Rn))),
4955           (INSERT_SUBREG (v4f16 (IMPLICIT_DEF)), FPR16:$Rn, hsub)>;
4956 def : Pat<(v8f16 (scalar_to_vector (f16 FPR16:$Rn))),
4957           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rn, hsub)>;
4958
4959 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
4960           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
4961 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
4962           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
4963
4964 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
4965           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
4966
4967 def : Pat<(v4f16 (vector_insert (v4f16 V64:$Rn),
4968             (f16 FPR16:$Rm), (i64 VectorIndexS:$imm))),
4969           (EXTRACT_SUBREG
4970             (INSvi16lane
4971               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), V64:$Rn, dsub)),
4972               VectorIndexS:$imm,
4973               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
4974               (i64 0)),
4975             dsub)>;
4976
4977 def : Pat<(v8f16 (vector_insert (v8f16 V128:$Rn),
4978             (f16 FPR16:$Rm), (i64 VectorIndexH:$imm))),
4979           (INSvi16lane
4980             V128:$Rn, VectorIndexH:$imm,
4981             (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
4982             (i64 0))>;
4983
4984 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
4985             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
4986           (EXTRACT_SUBREG
4987             (INSvi32lane
4988               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
4989               VectorIndexS:$imm,
4990               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
4991               (i64 0)),
4992             dsub)>;
4993 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
4994             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
4995           (INSvi32lane
4996             V128:$Rn, VectorIndexS:$imm,
4997             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
4998             (i64 0))>;
4999 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
5000             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
5001           (INSvi64lane
5002             V128:$Rn, VectorIndexD:$imm,
5003             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
5004             (i64 0))>;
5005
5006 // Copy an element at a constant index in one vector into a constant indexed
5007 // element of another.
5008 // FIXME refactor to a shared class/dev parameterized on vector type, vector
5009 // index type and INS extension
5010 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
5011                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
5012                    VectorIndexB:$idx2)),
5013           (v16i8 (INSvi8lane
5014                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
5015           )>;
5016 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
5017                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
5018                    VectorIndexH:$idx2)),
5019           (v8i16 (INSvi16lane
5020                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
5021           )>;
5022 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
5023                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
5024                    VectorIndexS:$idx2)),
5025           (v4i32 (INSvi32lane
5026                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
5027           )>;
5028 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
5029                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
5030                    VectorIndexD:$idx2)),
5031           (v2i64 (INSvi64lane
5032                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
5033           )>;
5034
5035 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
5036                                 ValueType VTScal, Instruction INS> {
5037   def : Pat<(VT128 (vector_insert V128:$src,
5038                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
5039                         imm:$Immd)),
5040             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
5041
5042   def : Pat<(VT128 (vector_insert V128:$src,
5043                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
5044                         imm:$Immd)),
5045             (INS V128:$src, imm:$Immd,
5046                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
5047
5048   def : Pat<(VT64 (vector_insert V64:$src,
5049                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
5050                         imm:$Immd)),
5051             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
5052                                  imm:$Immd, V128:$Rn, imm:$Immn),
5053                             dsub)>;
5054
5055   def : Pat<(VT64 (vector_insert V64:$src,
5056                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
5057                         imm:$Immd)),
5058             (EXTRACT_SUBREG
5059                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
5060                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
5061                 dsub)>;
5062 }
5063
5064 defm : Neon_INS_elt_pattern<v8f16, v4f16, f16, INSvi16lane>;
5065 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
5066 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
5067
5068
5069 // Floating point vector extractions are codegen'd as either a sequence of
5070 // subregister extractions, or a MOV (aka CPY here, alias for DUP) if
5071 // the lane number is anything other than zero.
5072 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
5073           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
5074 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
5075           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
5076 def : Pat<(vector_extract (v8f16 V128:$Rn), 0),
5077           (f16 (EXTRACT_SUBREG V128:$Rn, hsub))>;
5078
5079 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
5080           (f64 (CPYi64 V128:$Rn, VectorIndexD:$idx))>;
5081 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
5082           (f32 (CPYi32 V128:$Rn, VectorIndexS:$idx))>;
5083 def : Pat<(vector_extract (v8f16 V128:$Rn), VectorIndexH:$idx),
5084           (f16 (CPYi16 V128:$Rn, VectorIndexH:$idx))>;
5085
5086 // All concat_vectors operations are canonicalised to act on i64 vectors for
5087 // AArch64. In the general case we need an instruction, which had just as well be
5088 // INS.
5089 class ConcatPat<ValueType DstTy, ValueType SrcTy>
5090   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
5091         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
5092                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
5093
5094 def : ConcatPat<v2i64, v1i64>;
5095 def : ConcatPat<v2f64, v1f64>;
5096 def : ConcatPat<v4i32, v2i32>;
5097 def : ConcatPat<v4f32, v2f32>;
5098 def : ConcatPat<v8i16, v4i16>;
5099 def : ConcatPat<v8f16, v4f16>;
5100 def : ConcatPat<v16i8, v8i8>;
5101
5102 // If the high lanes are undef, though, we can just ignore them:
5103 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
5104   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
5105         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
5106
5107 def : ConcatUndefPat<v2i64, v1i64>;
5108 def : ConcatUndefPat<v2f64, v1f64>;
5109 def : ConcatUndefPat<v4i32, v2i32>;
5110 def : ConcatUndefPat<v4f32, v2f32>;
5111 def : ConcatUndefPat<v8i16, v4i16>;
5112 def : ConcatUndefPat<v16i8, v8i8>;
5113
5114 //----------------------------------------------------------------------------
5115 // AdvSIMD across lanes instructions
5116 //----------------------------------------------------------------------------
5117
5118 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
5119 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
5120 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
5121 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
5122 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
5123 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
5124 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
5125 defm FMAXNMV : SIMDFPAcrossLanes<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
5126 defm FMAXV   : SIMDFPAcrossLanes<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
5127 defm FMINNMV : SIMDFPAcrossLanes<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
5128 defm FMINV   : SIMDFPAcrossLanes<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
5129
5130 // Patterns for across-vector intrinsics, that have a node equivalent, that
5131 // returns a vector (with only the low lane defined) instead of a scalar.
5132 // In effect, opNode is the same as (scalar_to_vector (IntNode)).
5133 multiclass SIMDAcrossLanesIntrinsic<string baseOpc,
5134                                     SDPatternOperator opNode> {
5135 // If a lane instruction caught the vector_extract around opNode, we can
5136 // directly match the latter to the instruction.
5137 def : Pat<(v8i8 (opNode V64:$Rn)),
5138           (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
5139            (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub)>;
5140 def : Pat<(v16i8 (opNode V128:$Rn)),
5141           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5142            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub)>;
5143 def : Pat<(v4i16 (opNode V64:$Rn)),
5144           (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
5145            (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub)>;
5146 def : Pat<(v8i16 (opNode V128:$Rn)),
5147           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
5148            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub)>;
5149 def : Pat<(v4i32 (opNode V128:$Rn)),
5150           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
5151            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub)>;
5152
5153
5154 // If none did, fallback to the explicit patterns, consuming the vector_extract.
5155 def : Pat<(i32 (vector_extract (insert_subvector undef, (v8i8 (opNode V64:$Rn)),
5156             (i32 0)), (i64 0))),
5157           (EXTRACT_SUBREG (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
5158             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn),
5159             bsub), ssub)>;
5160 def : Pat<(i32 (vector_extract (v16i8 (opNode V128:$Rn)), (i64 0))),
5161           (EXTRACT_SUBREG (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5162             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn),
5163             bsub), ssub)>;
5164 def : Pat<(i32 (vector_extract (insert_subvector undef,
5165             (v4i16 (opNode V64:$Rn)), (i32 0)), (i64 0))),
5166           (EXTRACT_SUBREG (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
5167             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn),
5168             hsub), ssub)>;
5169 def : Pat<(i32 (vector_extract (v8i16 (opNode V128:$Rn)), (i64 0))),
5170           (EXTRACT_SUBREG (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
5171             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn),
5172             hsub), ssub)>;
5173 def : Pat<(i32 (vector_extract (v4i32 (opNode V128:$Rn)), (i64 0))),
5174           (EXTRACT_SUBREG (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
5175             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn),
5176             ssub), ssub)>;
5177
5178 }
5179
5180 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc,
5181                                           SDPatternOperator opNode>
5182     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
5183 // If there is a sign extension after this intrinsic, consume it as smov already
5184 // performed it
5185 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
5186             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), i8)),
5187           (i32 (SMOVvi8to32
5188             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5189               (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
5190             (i64 0)))>;
5191 def : Pat<(i32 (sext_inreg (i32 (vector_extract
5192             (opNode (v16i8 V128:$Rn)), (i64 0))), i8)),
5193           (i32 (SMOVvi8to32
5194             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5195              (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
5196             (i64 0)))>;
5197 def : Pat<(i32 (sext_inreg (i32 (vector_extract (insert_subvector undef,
5198             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), i16)),
5199           (i32 (SMOVvi16to32
5200            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5201             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
5202            (i64 0)))>;
5203 def : Pat<(i32 (sext_inreg (i32 (vector_extract
5204             (opNode (v8i16 V128:$Rn)), (i64 0))), i16)),
5205           (i32 (SMOVvi16to32
5206             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5207              (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
5208             (i64 0)))>;
5209 }
5210
5211 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc,
5212                                             SDPatternOperator opNode>
5213     : SIMDAcrossLanesIntrinsic<baseOpc, opNode> {
5214 // If there is a masking operation keeping only what has been actually
5215 // generated, consume it.
5216 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
5217             (opNode (v8i8 V64:$Rn)), (i32 0)), (i64 0))), maski8_or_more)),
5218       (i32 (EXTRACT_SUBREG
5219         (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5220           (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
5221         ssub))>;
5222 def : Pat<(i32 (and (i32 (vector_extract (opNode (v16i8 V128:$Rn)), (i64 0))),
5223             maski8_or_more)),
5224         (i32 (EXTRACT_SUBREG
5225           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5226             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
5227           ssub))>;
5228 def : Pat<(i32 (and (i32 (vector_extract (insert_subvector undef,
5229             (opNode (v4i16 V64:$Rn)), (i32 0)), (i64 0))), maski16_or_more)),
5230           (i32 (EXTRACT_SUBREG
5231             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5232               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
5233             ssub))>;
5234 def : Pat<(i32 (and (i32 (vector_extract (opNode (v8i16 V128:$Rn)), (i64 0))),
5235             maski16_or_more)),
5236         (i32 (EXTRACT_SUBREG
5237           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5238             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
5239           ssub))>;
5240 }
5241
5242 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  AArch64saddv>;
5243 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
5244 def : Pat<(v2i32 (AArch64saddv (v2i32 V64:$Rn))),
5245           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
5246
5247 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV", AArch64uaddv>;
5248 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
5249 def : Pat<(v2i32 (AArch64uaddv (v2i32 V64:$Rn))),
5250           (ADDPv2i32 V64:$Rn, V64:$Rn)>;
5251
5252 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", AArch64smaxv>;
5253 def : Pat<(v2i32 (AArch64smaxv (v2i32 V64:$Rn))),
5254           (SMAXPv2i32 V64:$Rn, V64:$Rn)>;
5255
5256 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", AArch64sminv>;
5257 def : Pat<(v2i32 (AArch64sminv (v2i32 V64:$Rn))),
5258           (SMINPv2i32 V64:$Rn, V64:$Rn)>;
5259
5260 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", AArch64umaxv>;
5261 def : Pat<(v2i32 (AArch64umaxv (v2i32 V64:$Rn))),
5262           (UMAXPv2i32 V64:$Rn, V64:$Rn)>;
5263
5264 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", AArch64uminv>;
5265 def : Pat<(v2i32 (AArch64uminv (v2i32 V64:$Rn))),
5266           (UMINPv2i32 V64:$Rn, V64:$Rn)>;
5267
5268 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
5269   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
5270         (i32 (SMOVvi16to32
5271           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5272             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
5273           (i64 0)))>;
5274 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
5275         (i32 (SMOVvi16to32
5276           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5277            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
5278           (i64 0)))>;
5279
5280 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
5281           (i32 (EXTRACT_SUBREG
5282            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5283             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
5284            ssub))>;
5285 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
5286         (i32 (EXTRACT_SUBREG
5287           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5288            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
5289           ssub))>;
5290
5291 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
5292         (i64 (EXTRACT_SUBREG
5293           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5294            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
5295           dsub))>;
5296 }
5297
5298 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
5299                                                 Intrinsic intOp> {
5300   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
5301         (i32 (EXTRACT_SUBREG
5302           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5303             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
5304           ssub))>;
5305 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
5306         (i32 (EXTRACT_SUBREG
5307           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5308             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
5309           ssub))>;
5310
5311 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
5312           (i32 (EXTRACT_SUBREG
5313             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5314               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
5315             ssub))>;
5316 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
5317         (i32 (EXTRACT_SUBREG
5318           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5319             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
5320           ssub))>;
5321
5322 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
5323         (i64 (EXTRACT_SUBREG
5324           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5325             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
5326           dsub))>;
5327 }
5328
5329 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
5330 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
5331
5332 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
5333 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
5334           (i64 (EXTRACT_SUBREG
5335             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5336               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
5337             dsub))>;
5338 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
5339 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
5340           (i64 (EXTRACT_SUBREG
5341             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5342               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
5343             dsub))>;
5344
5345 //------------------------------------------------------------------------------
5346 // AdvSIMD modified immediate instructions
5347 //------------------------------------------------------------------------------
5348
5349 // AdvSIMD BIC
5350 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
5351 // AdvSIMD ORR
5352 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
5353
5354 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
5355 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
5356 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
5357 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
5358
5359 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
5360 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
5361 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
5362 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
5363
5364 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
5365 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
5366 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
5367 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
5368
5369 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
5370 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
5371 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
5372 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
5373
5374 // AdvSIMD FMOV
5375 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0, 0b1111, V128, fpimm8,
5376                                               "fmov", ".2d",
5377                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
5378 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0, 0b1111, V64,  fpimm8,
5379                                               "fmov", ".2s",
5380                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
5381 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0, 0b1111, V128, fpimm8,
5382                                               "fmov", ".4s",
5383                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
5384 let Predicates = [HasNEON, HasFullFP16] in {
5385 def FMOVv4f16_ns : SIMDModifiedImmVectorNoShift<0, 0, 1, 0b1111, V64,  fpimm8,
5386                                               "fmov", ".4h",
5387                        [(set (v4f16 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
5388 def FMOVv8f16_ns : SIMDModifiedImmVectorNoShift<1, 0, 1, 0b1111, V128, fpimm8,
5389                                               "fmov", ".8h",
5390                        [(set (v8f16 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
5391 } // Predicates = [HasNEON, HasFullFP16]
5392
5393 // AdvSIMD MOVI
5394
5395 // EDIT byte mask: scalar
5396 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
5397 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
5398                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
5399 // The movi_edit node has the immediate value already encoded, so we use
5400 // a plain imm0_255 here.
5401 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
5402           (MOVID imm0_255:$shift)>;
5403
5404 // EDIT byte mask: 2d
5405
5406 // The movi_edit node has the immediate value already encoded, so we use
5407 // a plain imm0_255 in the pattern
5408 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
5409 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0, 0b1110, V128,
5410                                                 simdimmtype10,
5411                                                 "movi", ".2d",
5412                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
5413
5414 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
5415 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
5416 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
5417 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
5418
5419 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
5420 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
5421 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
5422 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
5423
5424 // Set 64-bit vectors to all 0/1 by extracting from a 128-bit register as the
5425 // extract is free and this gives better MachineCSE results.
5426 def : Pat<(v1i64 immAllZerosV), (EXTRACT_SUBREG (MOVIv2d_ns (i32 0)), dsub)>;
5427 def : Pat<(v2i32 immAllZerosV), (EXTRACT_SUBREG (MOVIv2d_ns (i32 0)), dsub)>;
5428 def : Pat<(v4i16 immAllZerosV), (EXTRACT_SUBREG (MOVIv2d_ns (i32 0)), dsub)>;
5429 def : Pat<(v8i8  immAllZerosV), (EXTRACT_SUBREG (MOVIv2d_ns (i32 0)), dsub)>;
5430
5431 def : Pat<(v1i64 immAllOnesV), (EXTRACT_SUBREG (MOVIv2d_ns (i32 255)), dsub)>;
5432 def : Pat<(v2i32 immAllOnesV), (EXTRACT_SUBREG (MOVIv2d_ns (i32 255)), dsub)>;
5433 def : Pat<(v4i16 immAllOnesV), (EXTRACT_SUBREG (MOVIv2d_ns (i32 255)), dsub)>;
5434 def : Pat<(v8i8  immAllOnesV), (EXTRACT_SUBREG (MOVIv2d_ns (i32 255)), dsub)>;
5435
5436 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
5437 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
5438 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
5439
5440 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
5441 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
5442 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
5443 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
5444
5445 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
5446 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
5447 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
5448 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
5449
5450 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
5451           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
5452 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
5453           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
5454 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
5455           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
5456 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
5457           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
5458
5459 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
5460 // EDIT per word: 2s & 4s with MSL shifter
5461 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
5462                       [(set (v2i32 V64:$Rd),
5463                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
5464 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
5465                       [(set (v4i32 V128:$Rd),
5466                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
5467
5468 // Per byte: 8b & 16b
5469 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0, 0b1110, V64,  imm0_255,
5470                                                  "movi", ".8b",
5471                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
5472
5473 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0, 0b1110, V128, imm0_255,
5474                                                  "movi", ".16b",
5475                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
5476 }
5477
5478 // AdvSIMD MVNI
5479
5480 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
5481 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
5482 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
5483
5484 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
5485 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
5486 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
5487 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
5488
5489 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
5490 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
5491 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
5492 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
5493
5494 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
5495           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
5496 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
5497           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
5498 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
5499           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
5500 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
5501           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
5502
5503 // EDIT per word: 2s & 4s with MSL shifter
5504 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
5505 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
5506                       [(set (v2i32 V64:$Rd),
5507                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
5508 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
5509                       [(set (v4i32 V128:$Rd),
5510                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
5511 }
5512
5513 //----------------------------------------------------------------------------
5514 // AdvSIMD indexed element
5515 //----------------------------------------------------------------------------
5516
5517 let hasSideEffects = 0 in {
5518   defm FMLA  : SIMDFPIndexedTied<0, 0b0001, "fmla">;
5519   defm FMLS  : SIMDFPIndexedTied<0, 0b0101, "fmls">;
5520 }
5521
5522 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
5523 // instruction expects the addend first, while the intrinsic expects it last.
5524
5525 // On the other hand, there are quite a few valid combinatorial options due to
5526 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
5527 defm : SIMDFPIndexedTiedPatterns<"FMLA",
5528            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
5529 defm : SIMDFPIndexedTiedPatterns<"FMLA",
5530            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
5531
5532 defm : SIMDFPIndexedTiedPatterns<"FMLS",
5533            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
5534 defm : SIMDFPIndexedTiedPatterns<"FMLS",
5535            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
5536 defm : SIMDFPIndexedTiedPatterns<"FMLS",
5537            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
5538 defm : SIMDFPIndexedTiedPatterns<"FMLS",
5539            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
5540
5541 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
5542   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
5543   // and DUP scalar.
5544   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
5545                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
5546                                            VectorIndexS:$idx))),
5547             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
5548   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
5549                            (v2f32 (AArch64duplane32
5550                                       (v4f32 (insert_subvector undef,
5551                                                  (v2f32 (fneg V64:$Rm)),
5552                                                  (i32 0))),
5553                                       VectorIndexS:$idx)))),
5554             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
5555                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
5556                                VectorIndexS:$idx)>;
5557   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
5558                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
5559             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
5560                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
5561
5562   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
5563   // and DUP scalar.
5564   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
5565                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
5566                                            VectorIndexS:$idx))),
5567             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
5568                                VectorIndexS:$idx)>;
5569   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
5570                            (v4f32 (AArch64duplane32
5571                                       (v4f32 (insert_subvector undef,
5572                                                  (v2f32 (fneg V64:$Rm)),
5573                                                  (i32 0))),
5574                                       VectorIndexS:$idx)))),
5575             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
5576                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
5577                                VectorIndexS:$idx)>;
5578   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
5579                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
5580             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
5581                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
5582
5583   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
5584   // (DUPLANE from 64-bit would be trivial).
5585   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
5586                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
5587                                            VectorIndexD:$idx))),
5588             (FMLSv2i64_indexed
5589                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
5590   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
5591                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
5592             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
5593                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
5594
5595   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
5596   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
5597                          (vector_extract (v4f32 (fneg V128:$Rm)),
5598                                          VectorIndexS:$idx))),
5599             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
5600                 V128:$Rm, VectorIndexS:$idx)>;
5601   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
5602                          (vector_extract (v4f32 (insert_subvector undef,
5603                                                     (v2f32 (fneg V64:$Rm)),
5604                                                     (i32 0))),
5605                                          VectorIndexS:$idx))),
5606             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
5607                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
5608
5609   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
5610   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
5611                          (vector_extract (v2f64 (fneg V128:$Rm)),
5612                                          VectorIndexS:$idx))),
5613             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
5614                 V128:$Rm, VectorIndexS:$idx)>;
5615 }
5616
5617 defm : FMLSIndexedAfterNegPatterns<
5618            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
5619 defm : FMLSIndexedAfterNegPatterns<
5620            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
5621
5622 defm FMULX : SIMDFPIndexed<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
5623 defm FMUL  : SIMDFPIndexed<0, 0b1001, "fmul", fmul>;
5624
5625 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
5626           (FMULv2i32_indexed V64:$Rn,
5627             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
5628             (i64 0))>;
5629 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
5630           (FMULv4i32_indexed V128:$Rn,
5631             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
5632             (i64 0))>;
5633 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
5634           (FMULv2i64_indexed V128:$Rn,
5635             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
5636             (i64 0))>;
5637
5638 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
5639 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
5640
5641 // Generated by MachineCombine
5642 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla", null_frag>;
5643 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls", null_frag>;
5644
5645 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
5646 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
5647     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
5648 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
5649     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
5650 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
5651                 int_aarch64_neon_smull>;
5652 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
5653                                            int_aarch64_neon_sqadd>;
5654 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
5655                                            int_aarch64_neon_sqsub>;
5656 defm SQRDMLAH : SIMDIndexedSQRDMLxHSDTied<1, 0b1101, "sqrdmlah",
5657                                           int_aarch64_neon_sqadd>;
5658 defm SQRDMLSH : SIMDIndexedSQRDMLxHSDTied<1, 0b1111, "sqrdmlsh",
5659                                           int_aarch64_neon_sqsub>;
5660 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
5661 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
5662     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
5663 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
5664     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
5665 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
5666                 int_aarch64_neon_umull>;
5667
5668 // A scalar sqdmull with the second operand being a vector lane can be
5669 // handled directly with the indexed instruction encoding.
5670 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
5671                                           (vector_extract (v4i32 V128:$Vm),
5672                                                            VectorIndexS:$idx)),
5673           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
5674
5675 //----------------------------------------------------------------------------
5676 // AdvSIMD scalar shift instructions
5677 //----------------------------------------------------------------------------
5678 defm FCVTZS : SIMDFPScalarRShift<0, 0b11111, "fcvtzs">;
5679 defm FCVTZU : SIMDFPScalarRShift<1, 0b11111, "fcvtzu">;
5680 defm SCVTF  : SIMDFPScalarRShift<0, 0b11100, "scvtf">;
5681 defm UCVTF  : SIMDFPScalarRShift<1, 0b11100, "ucvtf">;
5682 // Codegen patterns for the above. We don't put these directly on the
5683 // instructions because TableGen's type inference can't handle the truth.
5684 // Having the same base pattern for fp <--> int totally freaks it out.
5685 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
5686           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
5687 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
5688           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
5689 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
5690           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
5691 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
5692           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
5693 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
5694                                             vecshiftR64:$imm)),
5695           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
5696 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
5697                                             vecshiftR64:$imm)),
5698           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
5699 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
5700           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
5701 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
5702           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
5703 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
5704                                             vecshiftR64:$imm)),
5705           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
5706 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
5707           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
5708 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
5709                                             vecshiftR64:$imm)),
5710           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
5711 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
5712           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
5713
5714 // Patterns for FP16 Instrinsics - requires reg copy to/from as i16s not supported.
5715
5716 def : Pat<(f16 (int_aarch64_neon_vcvtfxs2fp (i32 (sext_inreg FPR32:$Rn, i16)), vecshiftR16:$imm)),
5717           (SCVTFh (EXTRACT_SUBREG FPR32:$Rn, hsub), vecshiftR16:$imm)>;
5718 def : Pat<(f16 (int_aarch64_neon_vcvtfxs2fp (i32 FPR32:$Rn), vecshiftR16:$imm)),
5719           (SCVTFh (EXTRACT_SUBREG FPR32:$Rn, hsub), vecshiftR16:$imm)>;
5720 def : Pat<(f16 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR16:$imm)),
5721           (SCVTFh (EXTRACT_SUBREG FPR64:$Rn, hsub), vecshiftR16:$imm)>;
5722 def : Pat<(f16 (int_aarch64_neon_vcvtfxu2fp
5723             (and FPR32:$Rn, (i32 65535)),
5724             vecshiftR16:$imm)),
5725           (UCVTFh (EXTRACT_SUBREG FPR32:$Rn, hsub), vecshiftR16:$imm)>;
5726 def : Pat<(f16 (int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR16:$imm)),
5727           (UCVTFh (EXTRACT_SUBREG FPR32:$Rn, hsub), vecshiftR16:$imm)>;
5728 def : Pat<(f16 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR16:$imm)),
5729           (UCVTFh (EXTRACT_SUBREG FPR64:$Rn, hsub), vecshiftR16:$imm)>;
5730 def : Pat<(i32 (int_aarch64_neon_vcvtfp2fxs (f16 FPR16:$Rn), vecshiftR32:$imm)),
5731           (i32 (INSERT_SUBREG
5732             (i32 (IMPLICIT_DEF)),
5733             (FCVTZSh FPR16:$Rn, vecshiftR32:$imm),
5734             hsub))>;
5735 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f16 FPR16:$Rn), vecshiftR64:$imm)),
5736           (i64 (INSERT_SUBREG
5737             (i64 (IMPLICIT_DEF)),
5738             (FCVTZSh FPR16:$Rn, vecshiftR64:$imm),
5739             hsub))>;
5740 def : Pat<(i32 (int_aarch64_neon_vcvtfp2fxu (f16 FPR16:$Rn), vecshiftR32:$imm)),
5741           (i32 (INSERT_SUBREG
5742             (i32 (IMPLICIT_DEF)),
5743             (FCVTZUh FPR16:$Rn, vecshiftR32:$imm),
5744             hsub))>;
5745 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f16 FPR16:$Rn), vecshiftR64:$imm)),
5746           (i64 (INSERT_SUBREG
5747             (i64 (IMPLICIT_DEF)),
5748             (FCVTZUh FPR16:$Rn, vecshiftR64:$imm),
5749             hsub))>;
5750 def : Pat<(i32 (int_aarch64_neon_facge (f16 FPR16:$Rn), (f16 FPR16:$Rm))),
5751           (i32 (INSERT_SUBREG
5752             (i32 (IMPLICIT_DEF)),
5753             (FACGE16 FPR16:$Rn, FPR16:$Rm),
5754             hsub))>;
5755 def : Pat<(i32 (int_aarch64_neon_facgt (f16 FPR16:$Rn), (f16 FPR16:$Rm))),
5756           (i32 (INSERT_SUBREG
5757             (i32 (IMPLICIT_DEF)),
5758             (FACGT16 FPR16:$Rn, FPR16:$Rm),
5759             hsub))>;
5760
5761 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
5762 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
5763 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
5764                                      int_aarch64_neon_sqrshrn>;
5765 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
5766                                      int_aarch64_neon_sqrshrun>;
5767 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
5768 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
5769 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
5770                                      int_aarch64_neon_sqshrn>;
5771 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
5772                                      int_aarch64_neon_sqshrun>;
5773 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
5774 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
5775 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
5776     TriOpFrag<(add node:$LHS,
5777                    (AArch64srshri node:$MHS, node:$RHS))>>;
5778 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
5779 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
5780     TriOpFrag<(add node:$LHS,
5781                    (AArch64vashr node:$MHS, node:$RHS))>>;
5782 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
5783                                      int_aarch64_neon_uqrshrn>;
5784 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
5785 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
5786                                      int_aarch64_neon_uqshrn>;
5787 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
5788 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
5789     TriOpFrag<(add node:$LHS,
5790                    (AArch64urshri node:$MHS, node:$RHS))>>;
5791 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
5792 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
5793     TriOpFrag<(add node:$LHS,
5794                    (AArch64vlshr node:$MHS, node:$RHS))>>;
5795
5796 //----------------------------------------------------------------------------
5797 // AdvSIMD vector shift instructions
5798 //----------------------------------------------------------------------------
5799 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
5800 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
5801 defm SCVTF: SIMDVectorRShiftToFP<0, 0b11100, "scvtf",
5802                                    int_aarch64_neon_vcvtfxs2fp>;
5803 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
5804                                          int_aarch64_neon_rshrn>;
5805 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
5806 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
5807                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
5808 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
5809 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
5810                                       (i32 vecshiftL64:$imm))),
5811           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
5812 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
5813                                          int_aarch64_neon_sqrshrn>;
5814 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
5815                                          int_aarch64_neon_sqrshrun>;
5816 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
5817 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
5818 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
5819                                          int_aarch64_neon_sqshrn>;
5820 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
5821                                          int_aarch64_neon_sqshrun>;
5822 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
5823 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
5824                                       (i32 vecshiftR64:$imm))),
5825           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
5826 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
5827 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
5828                  TriOpFrag<(add node:$LHS,
5829                                 (AArch64srshri node:$MHS, node:$RHS))> >;
5830 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
5831                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
5832
5833 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
5834 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
5835                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
5836 defm UCVTF   : SIMDVectorRShiftToFP<1, 0b11100, "ucvtf",
5837                         int_aarch64_neon_vcvtfxu2fp>;
5838 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
5839                                          int_aarch64_neon_uqrshrn>;
5840 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
5841 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
5842                                          int_aarch64_neon_uqshrn>;
5843 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
5844 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
5845                 TriOpFrag<(add node:$LHS,
5846                                (AArch64urshri node:$MHS, node:$RHS))> >;
5847 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
5848                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
5849 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
5850 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
5851                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
5852
5853 // SHRN patterns for when a logical right shift was used instead of arithmetic
5854 // (the immediate guarantees no sign bits actually end up in the result so it
5855 // doesn't matter).
5856 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
5857           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
5858 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
5859           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
5860 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
5861           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
5862
5863 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
5864                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
5865                                                     vecshiftR16Narrow:$imm)))),
5866           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
5867                            V128:$Rn, vecshiftR16Narrow:$imm)>;
5868 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
5869                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
5870                                                     vecshiftR32Narrow:$imm)))),
5871           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
5872                            V128:$Rn, vecshiftR32Narrow:$imm)>;
5873 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
5874                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
5875                                                     vecshiftR64Narrow:$imm)))),
5876           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
5877                            V128:$Rn, vecshiftR32Narrow:$imm)>;
5878
5879 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
5880 // Anyexts are implemented as zexts.
5881 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
5882 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
5883 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
5884 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
5885 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
5886 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
5887 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
5888 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
5889 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
5890 // Also match an extend from the upper half of a 128 bit source register.
5891 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
5892           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
5893 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
5894           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
5895 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
5896           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
5897 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
5898           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
5899 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
5900           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
5901 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
5902           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
5903 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
5904           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
5905 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
5906           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
5907 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
5908           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
5909
5910 // Vector shift sxtl aliases
5911 def : InstAlias<"sxtl.8h $dst, $src1",
5912                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
5913 def : InstAlias<"sxtl $dst.8h, $src1.8b",
5914                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
5915 def : InstAlias<"sxtl.4s $dst, $src1",
5916                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
5917 def : InstAlias<"sxtl $dst.4s, $src1.4h",
5918                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
5919 def : InstAlias<"sxtl.2d $dst, $src1",
5920                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
5921 def : InstAlias<"sxtl $dst.2d, $src1.2s",
5922                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
5923
5924 // Vector shift sxtl2 aliases
5925 def : InstAlias<"sxtl2.8h $dst, $src1",
5926                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
5927 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
5928                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
5929 def : InstAlias<"sxtl2.4s $dst, $src1",
5930                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
5931 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
5932                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
5933 def : InstAlias<"sxtl2.2d $dst, $src1",
5934                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
5935 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
5936                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
5937
5938 // Vector shift uxtl aliases
5939 def : InstAlias<"uxtl.8h $dst, $src1",
5940                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
5941 def : InstAlias<"uxtl $dst.8h, $src1.8b",
5942                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
5943 def : InstAlias<"uxtl.4s $dst, $src1",
5944                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
5945 def : InstAlias<"uxtl $dst.4s, $src1.4h",
5946                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
5947 def : InstAlias<"uxtl.2d $dst, $src1",
5948                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
5949 def : InstAlias<"uxtl $dst.2d, $src1.2s",
5950                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
5951
5952 // Vector shift uxtl2 aliases
5953 def : InstAlias<"uxtl2.8h $dst, $src1",
5954                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
5955 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
5956                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
5957 def : InstAlias<"uxtl2.4s $dst, $src1",
5958                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
5959 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
5960                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
5961 def : InstAlias<"uxtl2.2d $dst, $src1",
5962                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
5963 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
5964                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
5965
5966 // If an integer is about to be converted to a floating point value,
5967 // just load it on the floating point unit.
5968 // These patterns are more complex because floating point loads do not
5969 // support sign extension.
5970 // The sign extension has to be explicitly added and is only supported for
5971 // one step: byte-to-half, half-to-word, word-to-doubleword.
5972 // SCVTF GPR -> FPR is 9 cycles.
5973 // SCVTF FPR -> FPR is 4 cyclces.
5974 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
5975 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
5976 // and still being faster.
5977 // However, this is not good for code size.
5978 // 8-bits -> float. 2 sizes step-up.
5979 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
5980   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
5981         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
5982                             (SSHLLv4i16_shift
5983                               (f64
5984                                 (EXTRACT_SUBREG
5985                                   (SSHLLv8i8_shift
5986                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
5987                                         INST,
5988                                         bsub),
5989                                     0),
5990                                   dsub)),
5991                                0),
5992                              ssub)))>,
5993     Requires<[NotForCodeSize, UseAlternateSExtLoadCVTF32]>;
5994
5995 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
5996                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
5997 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
5998                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
5999 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
6000                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
6001 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
6002                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
6003
6004 // 16-bits -> float. 1 size step-up.
6005 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
6006   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
6007         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
6008                             (SSHLLv4i16_shift
6009                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
6010                                   INST,
6011                                   hsub),
6012                                 0),
6013                             ssub)))>, Requires<[NotForCodeSize]>;
6014
6015 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
6016                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
6017 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
6018                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
6019 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
6020                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
6021 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
6022                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
6023
6024 // 32-bits to 32-bits are handled in target specific dag combine:
6025 // performIntToFpCombine.
6026 // 64-bits integer to 32-bits floating point, not possible with
6027 // SCVTF on floating point registers (both source and destination
6028 // must have the same size).
6029
6030 // Here are the patterns for 8, 16, 32, and 64-bits to double.
6031 // 8-bits -> double. 3 size step-up: give up.
6032 // 16-bits -> double. 2 size step.
6033 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
6034   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
6035            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
6036                               (SSHLLv2i32_shift
6037                                  (f64
6038                                   (EXTRACT_SUBREG
6039                                     (SSHLLv4i16_shift
6040                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
6041                                         INST,
6042                                         hsub),
6043                                      0),
6044                                    dsub)),
6045                                0),
6046                              dsub)))>,
6047     Requires<[NotForCodeSize, UseAlternateSExtLoadCVTF32]>;
6048
6049 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
6050                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
6051 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
6052                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
6053 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
6054                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
6055 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
6056                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
6057 // 32-bits -> double. 1 size step-up.
6058 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
6059   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
6060            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
6061                               (SSHLLv2i32_shift
6062                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
6063                                   INST,
6064                                   ssub),
6065                                0),
6066                              dsub)))>, Requires<[NotForCodeSize]>;
6067
6068 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
6069                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
6070 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
6071                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
6072 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
6073                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
6074 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
6075                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
6076
6077 // 64-bits -> double are handled in target specific dag combine:
6078 // performIntToFpCombine.
6079
6080
6081 //----------------------------------------------------------------------------
6082 // AdvSIMD Load-Store Structure
6083 //----------------------------------------------------------------------------
6084 defm LD1 : SIMDLd1Multiple<"ld1">;
6085 defm LD2 : SIMDLd2Multiple<"ld2">;
6086 defm LD3 : SIMDLd3Multiple<"ld3">;
6087 defm LD4 : SIMDLd4Multiple<"ld4">;
6088
6089 defm ST1 : SIMDSt1Multiple<"st1">;
6090 defm ST2 : SIMDSt2Multiple<"st2">;
6091 defm ST3 : SIMDSt3Multiple<"st3">;
6092 defm ST4 : SIMDSt4Multiple<"st4">;
6093
6094 class Ld1Pat<ValueType ty, Instruction INST>
6095   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
6096
6097 def : Ld1Pat<v16i8, LD1Onev16b>;
6098 def : Ld1Pat<v8i16, LD1Onev8h>;
6099 def : Ld1Pat<v4i32, LD1Onev4s>;
6100 def : Ld1Pat<v2i64, LD1Onev2d>;
6101 def : Ld1Pat<v8i8,  LD1Onev8b>;
6102 def : Ld1Pat<v4i16, LD1Onev4h>;
6103 def : Ld1Pat<v2i32, LD1Onev2s>;
6104 def : Ld1Pat<v1i64, LD1Onev1d>;
6105
6106 class St1Pat<ValueType ty, Instruction INST>
6107   : Pat<(store ty:$Vt, GPR64sp:$Rn),
6108         (INST ty:$Vt, GPR64sp:$Rn)>;
6109
6110 def : St1Pat<v16i8, ST1Onev16b>;
6111 def : St1Pat<v8i16, ST1Onev8h>;
6112 def : St1Pat<v4i32, ST1Onev4s>;
6113 def : St1Pat<v2i64, ST1Onev2d>;
6114 def : St1Pat<v8i8,  ST1Onev8b>;
6115 def : St1Pat<v4i16, ST1Onev4h>;
6116 def : St1Pat<v2i32, ST1Onev2s>;
6117 def : St1Pat<v1i64, ST1Onev1d>;
6118
6119 //---
6120 // Single-element
6121 //---
6122
6123 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
6124 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
6125 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
6126 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
6127 let mayLoad = 1, hasSideEffects = 0 in {
6128 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
6129 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
6130 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
6131 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
6132 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
6133 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
6134 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
6135 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
6136 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
6137 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
6138 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
6139 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
6140 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
6141 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
6142 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
6143 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
6144 }
6145
6146 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
6147           (LD1Rv8b GPR64sp:$Rn)>;
6148 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
6149           (LD1Rv16b GPR64sp:$Rn)>;
6150 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
6151           (LD1Rv4h GPR64sp:$Rn)>;
6152 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
6153           (LD1Rv8h GPR64sp:$Rn)>;
6154 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
6155           (LD1Rv2s GPR64sp:$Rn)>;
6156 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
6157           (LD1Rv4s GPR64sp:$Rn)>;
6158 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
6159           (LD1Rv2d GPR64sp:$Rn)>;
6160 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
6161           (LD1Rv1d GPR64sp:$Rn)>;
6162 // Grab the floating point version too
6163 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
6164           (LD1Rv2s GPR64sp:$Rn)>;
6165 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
6166           (LD1Rv4s GPR64sp:$Rn)>;
6167 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
6168           (LD1Rv2d GPR64sp:$Rn)>;
6169 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
6170           (LD1Rv1d GPR64sp:$Rn)>;
6171 def : Pat<(v4f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
6172           (LD1Rv4h GPR64sp:$Rn)>;
6173 def : Pat<(v8f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
6174           (LD1Rv8h GPR64sp:$Rn)>;
6175
6176 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
6177                     ValueType VTy, ValueType STy, Instruction LD1>
6178   : Pat<(vector_insert (VTy VecListOne128:$Rd),
6179            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
6180         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
6181
6182 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
6183 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
6184 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
6185 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
6186 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
6187 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
6188 def : Ld1Lane128Pat<load,       VectorIndexH, v8f16, f16, LD1i16>;
6189
6190 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
6191                    ValueType VTy, ValueType STy, Instruction LD1>
6192   : Pat<(vector_insert (VTy VecListOne64:$Rd),
6193            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
6194         (EXTRACT_SUBREG
6195             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
6196                           VecIndex:$idx, GPR64sp:$Rn),
6197             dsub)>;
6198
6199 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
6200 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
6201 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
6202 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
6203 def : Ld1Lane64Pat<load,       VectorIndexH, v4f16, f16, LD1i16>;
6204
6205
6206 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
6207 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
6208 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
6209 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
6210
6211 // Stores
6212 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
6213 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
6214 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
6215 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
6216
6217 let AddedComplexity = 19 in
6218 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
6219                     ValueType VTy, ValueType STy, Instruction ST1>
6220   : Pat<(scalar_store
6221              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
6222              GPR64sp:$Rn),
6223         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
6224
6225 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
6226 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
6227 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
6228 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
6229 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
6230 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
6231 def : St1Lane128Pat<store,         VectorIndexH, v8f16, f16, ST1i16>;
6232
6233 let AddedComplexity = 19 in
6234 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
6235                    ValueType VTy, ValueType STy, Instruction ST1>
6236   : Pat<(scalar_store
6237              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
6238              GPR64sp:$Rn),
6239         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
6240              VecIndex:$idx, GPR64sp:$Rn)>;
6241
6242 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
6243 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
6244 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
6245 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
6246 def : St1Lane64Pat<store,         VectorIndexH, v4f16, f16, ST1i16>;
6247
6248 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
6249                              ValueType VTy, ValueType STy, Instruction ST1,
6250                              int offset> {
6251   def : Pat<(scalar_store
6252               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
6253               GPR64sp:$Rn, offset),
6254         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
6255              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
6256
6257   def : Pat<(scalar_store
6258               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
6259               GPR64sp:$Rn, GPR64:$Rm),
6260         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
6261              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
6262 }
6263
6264 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
6265 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
6266                         2>;
6267 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
6268 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
6269 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
6270 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
6271 defm : St1LanePost64Pat<post_store, VectorIndexH, v4f16, f16, ST1i16_POST, 2>;
6272
6273 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
6274                              ValueType VTy, ValueType STy, Instruction ST1,
6275                              int offset> {
6276   def : Pat<(scalar_store
6277               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
6278               GPR64sp:$Rn, offset),
6279         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
6280
6281   def : Pat<(scalar_store
6282               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
6283               GPR64sp:$Rn, GPR64:$Rm),
6284         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
6285 }
6286
6287 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
6288                          1>;
6289 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
6290                          2>;
6291 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
6292 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
6293 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
6294 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
6295 defm : St1LanePost128Pat<post_store, VectorIndexH, v8f16, f16, ST1i16_POST, 2>;
6296
6297 let mayStore = 1, hasSideEffects = 0 in {
6298 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
6299 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
6300 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
6301 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
6302 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
6303 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
6304 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
6305 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
6306 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
6307 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
6308 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
6309 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
6310 }
6311
6312 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
6313 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
6314 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
6315 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
6316
6317 //----------------------------------------------------------------------------
6318 // Crypto extensions
6319 //----------------------------------------------------------------------------
6320
6321 let Predicates = [HasAES] in {
6322 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
6323 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
6324 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
6325 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
6326 }
6327
6328 // Pseudo instructions for AESMCrr/AESIMCrr with a register constraint required
6329 // for AES fusion on some CPUs.
6330 let hasSideEffects = 0, mayStore = 0, mayLoad = 0 in {
6331 def AESMCrrTied: Pseudo<(outs V128:$Rd), (ins V128:$Rn), [], "$Rn = $Rd">,
6332                         Sched<[WriteV]>;
6333 def AESIMCrrTied: Pseudo<(outs V128:$Rd), (ins V128:$Rn), [], "$Rn = $Rd">,
6334                          Sched<[WriteV]>;
6335 }
6336
6337 // Only use constrained versions of AES(I)MC instructions if they are paired with
6338 // AESE/AESD.
6339 def : Pat<(v16i8 (int_aarch64_crypto_aesmc
6340             (v16i8 (int_aarch64_crypto_aese (v16i8 V128:$src1),
6341                                             (v16i8 V128:$src2))))),
6342           (v16i8 (AESMCrrTied (v16i8 (AESErr (v16i8 V128:$src1),
6343                                              (v16i8 V128:$src2)))))>,
6344           Requires<[HasFuseAES]>;
6345
6346 def : Pat<(v16i8 (int_aarch64_crypto_aesimc
6347             (v16i8 (int_aarch64_crypto_aesd (v16i8 V128:$src1),
6348                                             (v16i8 V128:$src2))))),
6349           (v16i8 (AESIMCrrTied (v16i8 (AESDrr (v16i8 V128:$src1),
6350                                               (v16i8 V128:$src2)))))>,
6351           Requires<[HasFuseAES]>;
6352
6353 let Predicates = [HasSHA2] in {
6354 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
6355 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
6356 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
6357 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
6358 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
6359 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
6360 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
6361
6362 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
6363 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
6364 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
6365 }
6366
6367 //----------------------------------------------------------------------------
6368 // Compiler-pseudos
6369 //----------------------------------------------------------------------------
6370 // FIXME: Like for X86, these should go in their own separate .td file.
6371
6372 def def32 : PatLeaf<(i32 GPR32:$src), [{
6373   return isDef32(*N);
6374 }]>;
6375
6376 // In the case of a 32-bit def that is known to implicitly zero-extend,
6377 // we can use a SUBREG_TO_REG.
6378 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
6379
6380 // For an anyext, we don't care what the high bits are, so we can perform an
6381 // INSERT_SUBREF into an IMPLICIT_DEF.
6382 def : Pat<(i64 (anyext GPR32:$src)),
6383           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
6384
6385 // When we need to explicitly zero-extend, we use a 32-bit MOV instruction and
6386 // then assert the extension has happened.
6387 def : Pat<(i64 (zext GPR32:$src)),
6388           (SUBREG_TO_REG (i32 0), (ORRWrs WZR, GPR32:$src, 0), sub_32)>;
6389
6390 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
6391 // containing super-reg.
6392 def : Pat<(i64 (sext GPR32:$src)),
6393    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
6394 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
6395 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
6396 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
6397 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
6398 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
6399 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
6400 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
6401
6402 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
6403           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
6404                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
6405 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
6406           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
6407                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
6408
6409 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
6410           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
6411                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
6412 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
6413           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
6414                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
6415
6416 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
6417           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
6418                    (i64 (i64shift_a        imm0_63:$imm)),
6419                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
6420
6421 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
6422 // AddedComplexity for the following patterns since we want to match sext + sra
6423 // patterns before we attempt to match a single sra node.
6424 let AddedComplexity = 20 in {
6425 // We support all sext + sra combinations which preserve at least one bit of the
6426 // original value which is to be sign extended. E.g. we support shifts up to
6427 // bitwidth-1 bits.
6428 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
6429           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
6430 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
6431           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
6432
6433 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
6434           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
6435 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
6436           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
6437
6438 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
6439           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
6440                    (i64 imm0_31:$imm), 31)>;
6441 } // AddedComplexity = 20
6442
6443 // To truncate, we can simply extract from a subregister.
6444 def : Pat<(i32 (trunc GPR64sp:$src)),
6445           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
6446
6447 // __builtin_trap() uses the BRK instruction on AArch64.
6448 def : Pat<(trap), (BRK 1)>;
6449 def : Pat<(debugtrap), (BRK 0xF000)>, Requires<[IsWindows]>;
6450
6451 // Multiply high patterns which multiply the lower subvector using smull/umull
6452 // and the upper subvector with smull2/umull2. Then shuffle the high the high
6453 // part of both results together.
6454 def : Pat<(v16i8 (mulhs V128:$Rn, V128:$Rm)),
6455           (UZP2v16i8
6456            (SMULLv8i8_v8i16 (EXTRACT_SUBREG V128:$Rn, dsub),
6457                             (EXTRACT_SUBREG V128:$Rm, dsub)),
6458            (SMULLv16i8_v8i16 V128:$Rn, V128:$Rm))>;
6459 def : Pat<(v8i16 (mulhs V128:$Rn, V128:$Rm)),
6460           (UZP2v8i16
6461            (SMULLv4i16_v4i32 (EXTRACT_SUBREG V128:$Rn, dsub),
6462                              (EXTRACT_SUBREG V128:$Rm, dsub)),
6463            (SMULLv8i16_v4i32 V128:$Rn, V128:$Rm))>;
6464 def : Pat<(v4i32 (mulhs V128:$Rn, V128:$Rm)),
6465           (UZP2v4i32
6466            (SMULLv2i32_v2i64 (EXTRACT_SUBREG V128:$Rn, dsub),
6467                              (EXTRACT_SUBREG V128:$Rm, dsub)),
6468            (SMULLv4i32_v2i64 V128:$Rn, V128:$Rm))>;
6469
6470 def : Pat<(v16i8 (mulhu V128:$Rn, V128:$Rm)),
6471           (UZP2v16i8
6472            (UMULLv8i8_v8i16 (EXTRACT_SUBREG V128:$Rn, dsub),
6473                             (EXTRACT_SUBREG V128:$Rm, dsub)),
6474            (UMULLv16i8_v8i16 V128:$Rn, V128:$Rm))>;
6475 def : Pat<(v8i16 (mulhu V128:$Rn, V128:$Rm)),
6476           (UZP2v8i16
6477            (UMULLv4i16_v4i32 (EXTRACT_SUBREG V128:$Rn, dsub),
6478                              (EXTRACT_SUBREG V128:$Rm, dsub)),
6479            (UMULLv8i16_v4i32 V128:$Rn, V128:$Rm))>;
6480 def : Pat<(v4i32 (mulhu V128:$Rn, V128:$Rm)),
6481           (UZP2v4i32
6482            (UMULLv2i32_v2i64 (EXTRACT_SUBREG V128:$Rn, dsub),
6483                              (EXTRACT_SUBREG V128:$Rm, dsub)),
6484            (UMULLv4i32_v2i64 V128:$Rn, V128:$Rm))>;
6485
6486 // Conversions within AdvSIMD types in the same register size are free.
6487 // But because we need a consistent lane ordering, in big endian many
6488 // conversions require one or more REV instructions.
6489 //
6490 // Consider a simple memory load followed by a bitconvert then a store.
6491 //   v0 = load v2i32
6492 //   v1 = BITCAST v2i32 v0 to v4i16
6493 //        store v4i16 v2
6494 //
6495 // In big endian mode every memory access has an implicit byte swap. LDR and
6496 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
6497 // is, they treat the vector as a sequence of elements to be byte-swapped.
6498 // The two pairs of instructions are fundamentally incompatible. We've decided
6499 // to use LD1/ST1 only to simplify compiler implementation.
6500 //
6501 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
6502 // the original code sequence:
6503 //   v0 = load v2i32
6504 //   v1 = REV v2i32                  (implicit)
6505 //   v2 = BITCAST v2i32 v1 to v4i16
6506 //   v3 = REV v4i16 v2               (implicit)
6507 //        store v4i16 v3
6508 //
6509 // But this is now broken - the value stored is different to the value loaded
6510 // due to lane reordering. To fix this, on every BITCAST we must perform two
6511 // other REVs:
6512 //   v0 = load v2i32
6513 //   v1 = REV v2i32                  (implicit)
6514 //   v2 = REV v2i32
6515 //   v3 = BITCAST v2i32 v2 to v4i16
6516 //   v4 = REV v4i16
6517 //   v5 = REV v4i16 v4               (implicit)
6518 //        store v4i16 v5
6519 //
6520 // This means an extra two instructions, but actually in most cases the two REV
6521 // instructions can be combined into one. For example:
6522 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
6523 //
6524 // There is also no 128-bit REV instruction. This must be synthesized with an
6525 // EXT instruction.
6526 //
6527 // Most bitconverts require some sort of conversion. The only exceptions are:
6528 //   a) Identity conversions -  vNfX <-> vNiX
6529 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
6530 //
6531
6532 // Natural vector casts (64 bit)
6533 def : Pat<(v8i8 (AArch64NvCast (v2i32 FPR64:$src))), (v8i8 FPR64:$src)>;
6534 def : Pat<(v4i16 (AArch64NvCast (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
6535 def : Pat<(v4f16 (AArch64NvCast (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
6536 def : Pat<(v2i32 (AArch64NvCast (v2i32 FPR64:$src))), (v2i32 FPR64:$src)>;
6537 def : Pat<(v2f32 (AArch64NvCast (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
6538 def : Pat<(v1i64 (AArch64NvCast (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
6539
6540 def : Pat<(v8i8 (AArch64NvCast (v4i16 FPR64:$src))), (v8i8 FPR64:$src)>;
6541 def : Pat<(v4i16 (AArch64NvCast (v4i16 FPR64:$src))), (v4i16 FPR64:$src)>;
6542 def : Pat<(v4f16 (AArch64NvCast (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
6543 def : Pat<(v2i32 (AArch64NvCast (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
6544 def : Pat<(v1i64 (AArch64NvCast (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
6545
6546 def : Pat<(v8i8 (AArch64NvCast (v8i8 FPR64:$src))), (v8i8 FPR64:$src)>;
6547 def : Pat<(v4i16 (AArch64NvCast (v8i8 FPR64:$src))), (v4i16 FPR64:$src)>;
6548 def : Pat<(v4f16 (AArch64NvCast (v8i8 FPR64:$src))), (v4f16 FPR64:$src)>;
6549 def : Pat<(v2i32 (AArch64NvCast (v8i8 FPR64:$src))), (v2i32 FPR64:$src)>;
6550 def : Pat<(v2f32 (AArch64NvCast (v8i8 FPR64:$src))), (v2f32 FPR64:$src)>;
6551 def : Pat<(v1i64 (AArch64NvCast (v8i8 FPR64:$src))), (v1i64 FPR64:$src)>;
6552
6553 def : Pat<(v8i8 (AArch64NvCast (f64 FPR64:$src))), (v8i8 FPR64:$src)>;
6554 def : Pat<(v4i16 (AArch64NvCast (f64 FPR64:$src))), (v4i16 FPR64:$src)>;
6555 def : Pat<(v4f16 (AArch64NvCast (f64 FPR64:$src))), (v4f16 FPR64:$src)>;
6556 def : Pat<(v2i32 (AArch64NvCast (f64 FPR64:$src))), (v2i32 FPR64:$src)>;
6557 def : Pat<(v2f32 (AArch64NvCast (f64 FPR64:$src))), (v2f32 FPR64:$src)>;
6558 def : Pat<(v1i64 (AArch64NvCast (f64 FPR64:$src))), (v1i64 FPR64:$src)>;
6559 def : Pat<(v1f64 (AArch64NvCast (f64 FPR64:$src))), (v1f64 FPR64:$src)>;
6560
6561 def : Pat<(v8i8 (AArch64NvCast (v2f32 FPR64:$src))), (v8i8 FPR64:$src)>;
6562 def : Pat<(v4i16 (AArch64NvCast (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
6563 def : Pat<(v2i32 (AArch64NvCast (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
6564 def : Pat<(v2f32 (AArch64NvCast (v2f32 FPR64:$src))), (v2f32 FPR64:$src)>;
6565 def : Pat<(v1i64 (AArch64NvCast (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
6566 def : Pat<(v1f64 (AArch64NvCast (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
6567
6568 // Natural vector casts (128 bit)
6569 def : Pat<(v16i8 (AArch64NvCast (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
6570 def : Pat<(v8i16 (AArch64NvCast (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
6571 def : Pat<(v8f16 (AArch64NvCast (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
6572 def : Pat<(v4i32 (AArch64NvCast (v4i32 FPR128:$src))), (v4i32 FPR128:$src)>;
6573 def : Pat<(v4f32 (AArch64NvCast (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
6574 def : Pat<(v2i64 (AArch64NvCast (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
6575 def : Pat<(v2f64 (AArch64NvCast (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
6576
6577 def : Pat<(v16i8 (AArch64NvCast (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
6578 def : Pat<(v8i16 (AArch64NvCast (v8i16 FPR128:$src))), (v8i16 FPR128:$src)>;
6579 def : Pat<(v8f16 (AArch64NvCast (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
6580 def : Pat<(v4i32 (AArch64NvCast (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
6581 def : Pat<(v2i64 (AArch64NvCast (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
6582 def : Pat<(v4f32 (AArch64NvCast (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
6583 def : Pat<(v2f64 (AArch64NvCast (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
6584
6585 def : Pat<(v16i8 (AArch64NvCast (v16i8 FPR128:$src))), (v16i8 FPR128:$src)>;
6586 def : Pat<(v8i16 (AArch64NvCast (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
6587 def : Pat<(v8f16 (AArch64NvCast (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
6588 def : Pat<(v4i32 (AArch64NvCast (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
6589 def : Pat<(v2i64 (AArch64NvCast (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
6590 def : Pat<(v4f32 (AArch64NvCast (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
6591 def : Pat<(v2f64 (AArch64NvCast (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
6592
6593 def : Pat<(v16i8 (AArch64NvCast (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
6594 def : Pat<(v8i16 (AArch64NvCast (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
6595 def : Pat<(v8f16 (AArch64NvCast (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
6596 def : Pat<(v4i32 (AArch64NvCast (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
6597 def : Pat<(v2i64 (AArch64NvCast (v2i64 FPR128:$src))), (v2i64 FPR128:$src)>;
6598 def : Pat<(v4f32 (AArch64NvCast (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
6599 def : Pat<(v2f64 (AArch64NvCast (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
6600
6601 def : Pat<(v16i8 (AArch64NvCast (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
6602 def : Pat<(v8i16 (AArch64NvCast (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
6603 def : Pat<(v4i32 (AArch64NvCast (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
6604 def : Pat<(v4f32 (AArch64NvCast (v4f32 FPR128:$src))), (v4f32 FPR128:$src)>;
6605 def : Pat<(v2i64 (AArch64NvCast (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
6606 def : Pat<(v8f16 (AArch64NvCast (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
6607 def : Pat<(v2f64 (AArch64NvCast (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
6608
6609 def : Pat<(v16i8 (AArch64NvCast (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
6610 def : Pat<(v8i16 (AArch64NvCast (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
6611 def : Pat<(v4i32 (AArch64NvCast (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
6612 def : Pat<(v2i64 (AArch64NvCast (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
6613 def : Pat<(v2f64 (AArch64NvCast (v2f64 FPR128:$src))), (v2f64 FPR128:$src)>;
6614 def : Pat<(v8f16 (AArch64NvCast (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
6615 def : Pat<(v4f32 (AArch64NvCast (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
6616
6617 let Predicates = [IsLE] in {
6618 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
6619 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
6620 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
6621 def : Pat<(v4f16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
6622 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
6623
6624 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
6625           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
6626 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
6627           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
6628 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
6629           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
6630 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
6631           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
6632 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
6633           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
6634 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
6635           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
6636 }
6637 let Predicates = [IsBE] in {
6638 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
6639                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
6640 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
6641                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
6642 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
6643                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
6644 def : Pat<(v4f16 (bitconvert GPR64:$Xn)),
6645                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
6646 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
6647                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
6648
6649 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
6650           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
6651 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
6652           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
6653 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
6654           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
6655 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
6656           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
6657 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
6658           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
6659 }
6660 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
6661 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
6662 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
6663           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
6664 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
6665           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
6666 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
6667           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
6668 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
6669
6670 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
6671           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
6672 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
6673           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
6674 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
6675           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
6676 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
6677           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
6678 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
6679           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
6680
6681 let Predicates = [IsLE] in {
6682 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
6683 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
6684 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
6685 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))), (v1i64 FPR64:$src)>;
6686 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
6687 }
6688 let Predicates = [IsBE] in {
6689 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
6690                              (v1i64 (REV64v2i32 FPR64:$src))>;
6691 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
6692                              (v1i64 (REV64v4i16 FPR64:$src))>;
6693 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
6694                              (v1i64 (REV64v8i8 FPR64:$src))>;
6695 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))),
6696                              (v1i64 (REV64v4i16 FPR64:$src))>;
6697 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
6698                              (v1i64 (REV64v2i32 FPR64:$src))>;
6699 }
6700 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
6701 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
6702
6703 let Predicates = [IsLE] in {
6704 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
6705 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
6706 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
6707 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
6708 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
6709 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))), (v2i32 FPR64:$src)>;
6710 }
6711 let Predicates = [IsBE] in {
6712 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
6713                              (v2i32 (REV64v2i32 FPR64:$src))>;
6714 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
6715                              (v2i32 (REV32v4i16 FPR64:$src))>;
6716 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
6717                              (v2i32 (REV32v8i8 FPR64:$src))>;
6718 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
6719                              (v2i32 (REV64v2i32 FPR64:$src))>;
6720 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
6721                              (v2i32 (REV64v2i32 FPR64:$src))>;
6722 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))),
6723                              (v2i32 (REV32v4i16 FPR64:$src))>;
6724 }
6725 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
6726
6727 let Predicates = [IsLE] in {
6728 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
6729 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
6730 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
6731 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
6732 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
6733 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
6734 }
6735 let Predicates = [IsBE] in {
6736 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
6737                              (v4i16 (REV64v4i16 FPR64:$src))>;
6738 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
6739                              (v4i16 (REV32v4i16 FPR64:$src))>;
6740 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
6741                              (v4i16 (REV16v8i8 FPR64:$src))>;
6742 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
6743                              (v4i16 (REV64v4i16 FPR64:$src))>;
6744 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
6745                              (v4i16 (REV32v4i16 FPR64:$src))>;
6746 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
6747                              (v4i16 (REV64v4i16 FPR64:$src))>;
6748 }
6749 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))), (v4i16 FPR64:$src)>;
6750
6751 let Predicates = [IsLE] in {
6752 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))), (v4f16 FPR64:$src)>;
6753 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
6754 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))), (v4f16 FPR64:$src)>;
6755 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))), (v4f16 FPR64:$src)>;
6756 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))), (v4f16 FPR64:$src)>;
6757 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))), (v4f16 FPR64:$src)>;
6758 }
6759 let Predicates = [IsBE] in {
6760 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))),
6761                              (v4f16 (REV64v4i16 FPR64:$src))>;
6762 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))),
6763                              (v4f16 (REV32v4i16 FPR64:$src))>;
6764 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))),
6765                              (v4f16 (REV16v8i8 FPR64:$src))>;
6766 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))),
6767                              (v4f16 (REV64v4i16 FPR64:$src))>;
6768 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))),
6769                              (v4f16 (REV32v4i16 FPR64:$src))>;
6770 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))),
6771                              (v4f16 (REV64v4i16 FPR64:$src))>;
6772 }
6773 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
6774
6775 let Predicates = [IsLE] in {
6776 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
6777 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
6778 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
6779 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
6780 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
6781 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
6782 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))), (v8i8  FPR64:$src)>;
6783 }
6784 let Predicates = [IsBE] in {
6785 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
6786                              (v8i8 (REV64v8i8 FPR64:$src))>;
6787 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
6788                              (v8i8 (REV32v8i8 FPR64:$src))>;
6789 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
6790                              (v8i8 (REV16v8i8 FPR64:$src))>;
6791 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
6792                              (v8i8 (REV64v8i8 FPR64:$src))>;
6793 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
6794                              (v8i8 (REV32v8i8 FPR64:$src))>;
6795 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
6796                              (v8i8 (REV64v8i8 FPR64:$src))>;
6797 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))),
6798                              (v8i8 (REV16v8i8 FPR64:$src))>;
6799 }
6800
6801 let Predicates = [IsLE] in {
6802 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
6803 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
6804 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
6805 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
6806 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))), (f64   FPR64:$src)>;
6807 }
6808 let Predicates = [IsBE] in {
6809 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
6810                              (f64 (REV64v2i32 FPR64:$src))>;
6811 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
6812                              (f64 (REV64v4i16 FPR64:$src))>;
6813 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
6814                              (f64 (REV64v2i32 FPR64:$src))>;
6815 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
6816                              (f64 (REV64v8i8 FPR64:$src))>;
6817 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))),
6818                              (f64 (REV64v4i16 FPR64:$src))>;
6819 }
6820 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
6821 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
6822
6823 let Predicates = [IsLE] in {
6824 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
6825 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
6826 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
6827 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
6828 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))), (v1f64 FPR64:$src)>;
6829 }
6830 let Predicates = [IsBE] in {
6831 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
6832                              (v1f64 (REV64v2i32 FPR64:$src))>;
6833 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
6834                              (v1f64 (REV64v4i16 FPR64:$src))>;
6835 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
6836                              (v1f64 (REV64v8i8 FPR64:$src))>;
6837 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
6838                              (v1f64 (REV64v2i32 FPR64:$src))>;
6839 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))),
6840                              (v1f64 (REV64v4i16 FPR64:$src))>;
6841 }
6842 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
6843 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
6844
6845 let Predicates = [IsLE] in {
6846 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
6847 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
6848 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
6849 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
6850 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
6851 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))), (v2f32 FPR64:$src)>;
6852 }
6853 let Predicates = [IsBE] in {
6854 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
6855                              (v2f32 (REV64v2i32 FPR64:$src))>;
6856 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
6857                              (v2f32 (REV32v4i16 FPR64:$src))>;
6858 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
6859                              (v2f32 (REV32v8i8 FPR64:$src))>;
6860 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
6861                              (v2f32 (REV64v2i32 FPR64:$src))>;
6862 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
6863                              (v2f32 (REV64v2i32 FPR64:$src))>;
6864 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))),
6865                              (v2f32 (REV32v4i16 FPR64:$src))>;
6866 }
6867 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
6868
6869 let Predicates = [IsLE] in {
6870 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
6871 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
6872 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
6873 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
6874 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
6875 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))), (f128 FPR128:$src)>;
6876 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
6877 }
6878 let Predicates = [IsBE] in {
6879 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
6880                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
6881 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
6882                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
6883                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
6884 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
6885                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
6886                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
6887 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))),
6888                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
6889                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
6890 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
6891                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
6892 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
6893                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
6894                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
6895 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
6896                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
6897                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
6898 }
6899
6900 let Predicates = [IsLE] in {
6901 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
6902 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
6903 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
6904 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))), (v2f64 FPR128:$src)>;
6905 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
6906 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
6907 }
6908 let Predicates = [IsBE] in {
6909 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
6910                              (v2f64 (EXTv16i8 FPR128:$src,
6911                                               FPR128:$src, (i32 8)))>;
6912 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
6913                              (v2f64 (REV64v4i32 FPR128:$src))>;
6914 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
6915                              (v2f64 (REV64v8i16 FPR128:$src))>;
6916 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))),
6917                              (v2f64 (REV64v8i16 FPR128:$src))>;
6918 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
6919                              (v2f64 (REV64v16i8 FPR128:$src))>;
6920 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
6921                              (v2f64 (REV64v4i32 FPR128:$src))>;
6922 }
6923 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
6924
6925 let Predicates = [IsLE] in {
6926 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
6927 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
6928 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))), (v4f32 FPR128:$src)>;
6929 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
6930 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
6931 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
6932 }
6933 let Predicates = [IsBE] in {
6934 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
6935                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
6936                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
6937 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
6938                              (v4f32 (REV32v8i16 FPR128:$src))>;
6939 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))),
6940                              (v4f32 (REV32v8i16 FPR128:$src))>;
6941 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
6942                              (v4f32 (REV32v16i8 FPR128:$src))>;
6943 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
6944                              (v4f32 (REV64v4i32 FPR128:$src))>;
6945 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
6946                              (v4f32 (REV64v4i32 FPR128:$src))>;
6947 }
6948 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
6949
6950 let Predicates = [IsLE] in {
6951 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
6952 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
6953 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
6954 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
6955 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
6956 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))), (v2i64 FPR128:$src)>;
6957 }
6958 let Predicates = [IsBE] in {
6959 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
6960                              (v2i64 (EXTv16i8 FPR128:$src,
6961                                               FPR128:$src, (i32 8)))>;
6962 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
6963                              (v2i64 (REV64v4i32 FPR128:$src))>;
6964 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
6965                              (v2i64 (REV64v8i16 FPR128:$src))>;
6966 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
6967                              (v2i64 (REV64v16i8 FPR128:$src))>;
6968 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
6969                              (v2i64 (REV64v4i32 FPR128:$src))>;
6970 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))),
6971                              (v2i64 (REV64v8i16 FPR128:$src))>;
6972 }
6973 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
6974
6975 let Predicates = [IsLE] in {
6976 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
6977 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
6978 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
6979 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
6980 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
6981 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))), (v4i32 FPR128:$src)>;
6982 }
6983 let Predicates = [IsBE] in {
6984 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
6985                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
6986                                               (REV64v4i32 FPR128:$src),
6987                                               (i32 8)))>;
6988 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
6989                              (v4i32 (REV64v4i32 FPR128:$src))>;
6990 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
6991                              (v4i32 (REV32v8i16 FPR128:$src))>;
6992 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
6993                              (v4i32 (REV32v16i8 FPR128:$src))>;
6994 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
6995                              (v4i32 (REV64v4i32 FPR128:$src))>;
6996 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))),
6997                              (v4i32 (REV32v8i16 FPR128:$src))>;
6998 }
6999 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
7000
7001 let Predicates = [IsLE] in {
7002 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
7003 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
7004 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
7005 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
7006 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
7007 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
7008 }
7009 let Predicates = [IsBE] in {
7010 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
7011                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
7012                                               (REV64v8i16 FPR128:$src),
7013                                               (i32 8)))>;
7014 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
7015                              (v8i16 (REV64v8i16 FPR128:$src))>;
7016 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
7017                              (v8i16 (REV32v8i16 FPR128:$src))>;
7018 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
7019                              (v8i16 (REV16v16i8 FPR128:$src))>;
7020 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
7021                              (v8i16 (REV64v8i16 FPR128:$src))>;
7022 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
7023                              (v8i16 (REV32v8i16 FPR128:$src))>;
7024 }
7025 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))), (v8i16 FPR128:$src)>;
7026
7027 let Predicates = [IsLE] in {
7028 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))), (v8f16 FPR128:$src)>;
7029 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
7030 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
7031 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
7032 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
7033 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
7034 }
7035 let Predicates = [IsBE] in {
7036 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))),
7037                              (v8f16 (EXTv16i8 (REV64v8i16 FPR128:$src),
7038                                               (REV64v8i16 FPR128:$src),
7039                                               (i32 8)))>;
7040 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))),
7041                              (v8f16 (REV64v8i16 FPR128:$src))>;
7042 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))),
7043                              (v8f16 (REV32v8i16 FPR128:$src))>;
7044 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))),
7045                              (v8f16 (REV16v16i8 FPR128:$src))>;
7046 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))),
7047                              (v8f16 (REV64v8i16 FPR128:$src))>;
7048 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))),
7049                              (v8f16 (REV32v8i16 FPR128:$src))>;
7050 }
7051 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
7052
7053 let Predicates = [IsLE] in {
7054 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
7055 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
7056 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
7057 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
7058 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
7059 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
7060 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))), (v16i8 FPR128:$src)>;
7061 }
7062 let Predicates = [IsBE] in {
7063 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
7064                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
7065                                               (REV64v16i8 FPR128:$src),
7066                                               (i32 8)))>;
7067 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
7068                              (v16i8 (REV64v16i8 FPR128:$src))>;
7069 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
7070                              (v16i8 (REV32v16i8 FPR128:$src))>;
7071 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
7072                              (v16i8 (REV16v16i8 FPR128:$src))>;
7073 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
7074                              (v16i8 (REV64v16i8 FPR128:$src))>;
7075 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
7076                              (v16i8 (REV32v16i8 FPR128:$src))>;
7077 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))),
7078                              (v16i8 (REV16v16i8 FPR128:$src))>;
7079 }
7080
7081 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 0))),
7082            (EXTRACT_SUBREG V128:$Rn, dsub)>;
7083 def : Pat<(v8i8 (extract_subvector V128:$Rn, (i64 0))),
7084            (EXTRACT_SUBREG V128:$Rn, dsub)>;
7085 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 0))),
7086            (EXTRACT_SUBREG V128:$Rn, dsub)>;
7087 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 0))),
7088            (EXTRACT_SUBREG V128:$Rn, dsub)>;
7089 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 0))),
7090            (EXTRACT_SUBREG V128:$Rn, dsub)>;
7091 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 0))),
7092            (EXTRACT_SUBREG V128:$Rn, dsub)>;
7093 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 0))),
7094            (EXTRACT_SUBREG V128:$Rn, dsub)>;
7095
7096 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
7097           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
7098 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
7099           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
7100 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
7101           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
7102 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
7103           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
7104
7105 // A 64-bit subvector insert to the first 128-bit vector position
7106 // is a subregister copy that needs no instruction.
7107 multiclass InsertSubvectorUndef<ValueType Ty> {
7108   def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (Ty 0)),
7109             (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
7110   def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (Ty 0)),
7111             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
7112   def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (Ty 0)),
7113             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
7114   def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (Ty 0)),
7115             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
7116   def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (Ty 0)),
7117             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
7118   def : Pat<(insert_subvector undef, (v4f16 FPR64:$src), (Ty 0)),
7119             (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
7120   def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (Ty 0)),
7121             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
7122 }
7123
7124 defm : InsertSubvectorUndef<i32>;
7125 defm : InsertSubvectorUndef<i64>;
7126
7127 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
7128 // or v2f32.
7129 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
7130                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
7131            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
7132 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
7133                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
7134            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
7135     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
7136     // so we match on v4f32 here, not v2f32. This will also catch adding
7137     // the low two lanes of a true v4f32 vector.
7138 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
7139                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
7140           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
7141
7142 // Scalar 64-bit shifts in FPR64 registers.
7143 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
7144           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
7145 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
7146           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
7147 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
7148           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
7149 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
7150           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
7151
7152 // Patterns for nontemporal/no-allocate stores.
7153 // We have to resort to tricks to turn a single-input store into a store pair,
7154 // because there is no single-input nontemporal store, only STNP.
7155 let Predicates = [IsLE] in {
7156 let AddedComplexity = 15 in {
7157 class NTStore128Pat<ValueType VT> :
7158   Pat<(nontemporalstore (VT FPR128:$Rt),
7159         (am_indexed7s64 GPR64sp:$Rn, simm7s8:$offset)),
7160       (STNPDi (EXTRACT_SUBREG FPR128:$Rt, dsub),
7161               (CPYi64 FPR128:$Rt, (i64 1)),
7162               GPR64sp:$Rn, simm7s8:$offset)>;
7163
7164 def : NTStore128Pat<v2i64>;
7165 def : NTStore128Pat<v4i32>;
7166 def : NTStore128Pat<v8i16>;
7167 def : NTStore128Pat<v16i8>;
7168
7169 class NTStore64Pat<ValueType VT> :
7170   Pat<(nontemporalstore (VT FPR64:$Rt),
7171         (am_indexed7s32 GPR64sp:$Rn, simm7s4:$offset)),
7172       (STNPSi (EXTRACT_SUBREG FPR64:$Rt, ssub),
7173               (CPYi32 (SUBREG_TO_REG (i64 0), FPR64:$Rt, dsub), (i64 1)),
7174               GPR64sp:$Rn, simm7s4:$offset)>;
7175
7176 // FIXME: Shouldn't v1f64 loads/stores be promoted to v1i64?
7177 def : NTStore64Pat<v1f64>;
7178 def : NTStore64Pat<v1i64>;
7179 def : NTStore64Pat<v2i32>;
7180 def : NTStore64Pat<v4i16>;
7181 def : NTStore64Pat<v8i8>;
7182
7183 def : Pat<(nontemporalstore GPR64:$Rt,
7184             (am_indexed7s32 GPR64sp:$Rn, simm7s4:$offset)),
7185           (STNPWi (EXTRACT_SUBREG GPR64:$Rt, sub_32),
7186                   (EXTRACT_SUBREG (UBFMXri GPR64:$Rt, 32, 63), sub_32),
7187                   GPR64sp:$Rn, simm7s4:$offset)>;
7188 } // AddedComplexity=10
7189 } // Predicates = [IsLE]
7190
7191 // Tail call return handling. These are all compiler pseudo-instructions,
7192 // so no encoding information or anything like that.
7193 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
7194   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff), []>,
7195                    Sched<[WriteBrReg]>;
7196   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>,
7197                    Sched<[WriteBrReg]>;
7198   // Indirect tail-call with any register allowed, used by MachineOutliner when
7199   // this is proven safe.
7200   // FIXME: If we have to add any more hacks like this, we should instead relax
7201   // some verifier checks for outlined functions.
7202   def TCRETURNriALL : Pseudo<(outs), (ins GPR64:$dst, i32imm:$FPDiff), []>,
7203                       Sched<[WriteBrReg]>;
7204   // Indirect tail-call limited to only use registers (x16 and x17) which are
7205   // allowed to tail-call a "BTI c" instruction.
7206   def TCRETURNriBTI : Pseudo<(outs), (ins rtcGPR64:$dst, i32imm:$FPDiff), []>,
7207                       Sched<[WriteBrReg]>;
7208 }
7209
7210 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
7211           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>,
7212       Requires<[NotUseBTI]>;
7213 def : Pat<(AArch64tcret rtcGPR64:$dst, (i32 timm:$FPDiff)),
7214           (TCRETURNriBTI rtcGPR64:$dst, imm:$FPDiff)>,
7215       Requires<[UseBTI]>;
7216 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
7217           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
7218 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
7219           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
7220
7221 def MOVMCSym : Pseudo<(outs GPR64:$dst), (ins i64imm:$sym), []>, Sched<[]>;
7222 def : Pat<(i64 (AArch64LocalRecover mcsym:$sym)), (MOVMCSym mcsym:$sym)>;
7223
7224 // Extracting lane zero is a special case where we can just use a plain
7225 // EXTRACT_SUBREG instruction, which will become FMOV. This is easier for the
7226 // rest of the compiler, especially the register allocator and copy propagation,
7227 // to reason about, so is preferred when it's possible to use it.
7228 let AddedComplexity = 10 in {
7229   def : Pat<(i64 (extractelt (v2i64 V128:$V), (i64 0))), (EXTRACT_SUBREG V128:$V, dsub)>;
7230   def : Pat<(i32 (extractelt (v4i32 V128:$V), (i64 0))), (EXTRACT_SUBREG V128:$V, ssub)>;
7231   def : Pat<(i32 (extractelt (v2i32 V64:$V), (i64 0))), (EXTRACT_SUBREG V64:$V, ssub)>;
7232 }
7233
7234 // dot_v4i8
7235 class mul_v4i8<SDPatternOperator ldop> :
7236   PatFrag<(ops node:$Rn, node:$Rm, node:$offset),
7237           (mul (ldop (add node:$Rn, node:$offset)),
7238                (ldop (add node:$Rm, node:$offset)))>;
7239 class mulz_v4i8<SDPatternOperator ldop> :
7240   PatFrag<(ops node:$Rn, node:$Rm),
7241           (mul (ldop node:$Rn), (ldop node:$Rm))>;
7242
7243 def load_v4i8 :
7244   OutPatFrag<(ops node:$R),
7245              (INSERT_SUBREG
7246               (v2i32 (IMPLICIT_DEF)),
7247                (i32 (COPY_TO_REGCLASS (LDRWui node:$R, (i64 0)), FPR32)),
7248               ssub)>;
7249
7250 class dot_v4i8<Instruction DOT, SDPatternOperator ldop> :
7251   Pat<(i32 (add (mul_v4i8<ldop> GPR64sp:$Rn, GPR64sp:$Rm, (i64 3)),
7252            (add (mul_v4i8<ldop> GPR64sp:$Rn, GPR64sp:$Rm, (i64 2)),
7253            (add (mul_v4i8<ldop> GPR64sp:$Rn, GPR64sp:$Rm, (i64 1)),
7254                 (mulz_v4i8<ldop> GPR64sp:$Rn, GPR64sp:$Rm))))),
7255       (EXTRACT_SUBREG (i64 (DOT (DUPv2i32gpr WZR),
7256                                 (load_v4i8 GPR64sp:$Rn),
7257                                 (load_v4i8 GPR64sp:$Rm))),
7258                       sub_32)>, Requires<[HasDotProd]>;
7259
7260 // dot_v8i8
7261 class ee_v8i8<SDPatternOperator extend> :
7262   PatFrag<(ops node:$V, node:$K),
7263           (v4i16 (extract_subvector (v8i16 (extend node:$V)), node:$K))>;
7264
7265 class mul_v8i8<SDPatternOperator mulop, SDPatternOperator extend> :
7266   PatFrag<(ops node:$M, node:$N, node:$K),
7267           (mulop (v4i16 (ee_v8i8<extend> node:$M, node:$K)),
7268                  (v4i16 (ee_v8i8<extend> node:$N, node:$K)))>;
7269
7270 class idot_v8i8<SDPatternOperator mulop, SDPatternOperator extend> :
7271   PatFrag<(ops node:$M, node:$N),
7272           (i32 (extractelt
7273            (v4i32 (AArch64uaddv
7274             (add (mul_v8i8<mulop, extend> node:$M, node:$N, (i64 0)),
7275                  (mul_v8i8<mulop, extend> node:$M, node:$N, (i64 4))))),
7276            (i64 0)))>;
7277
7278 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
7279 def VADDV_32 : OutPatFrag<(ops node:$R), (ADDPv2i32 node:$R, node:$R)>;
7280
7281 class odot_v8i8<Instruction DOT> :
7282   OutPatFrag<(ops node:$Vm, node:$Vn),
7283              (EXTRACT_SUBREG
7284               (VADDV_32
7285                (i64 (DOT (DUPv2i32gpr WZR),
7286                          (v8i8 node:$Vm),
7287                          (v8i8 node:$Vn)))),
7288               sub_32)>;
7289
7290 class dot_v8i8<Instruction DOT, SDPatternOperator mulop,
7291                     SDPatternOperator extend> :
7292   Pat<(idot_v8i8<mulop, extend> V64:$Vm, V64:$Vn),
7293       (odot_v8i8<DOT> V64:$Vm, V64:$Vn)>,
7294   Requires<[HasDotProd]>;
7295
7296 // dot_v16i8
7297 class ee_v16i8<SDPatternOperator extend> :
7298   PatFrag<(ops node:$V, node:$K1, node:$K2),
7299           (v4i16 (extract_subvector
7300            (v8i16 (extend
7301             (v8i8 (extract_subvector node:$V, node:$K1)))), node:$K2))>;
7302
7303 class mul_v16i8<SDPatternOperator mulop, SDPatternOperator extend> :
7304   PatFrag<(ops node:$M, node:$N, node:$K1, node:$K2),
7305           (v4i32
7306            (mulop (v4i16 (ee_v16i8<extend> node:$M, node:$K1, node:$K2)),
7307                   (v4i16 (ee_v16i8<extend> node:$N, node:$K1, node:$K2))))>;
7308
7309 class idot_v16i8<SDPatternOperator m, SDPatternOperator x> :
7310   PatFrag<(ops node:$M, node:$N),
7311           (i32 (extractelt
7312            (v4i32 (AArch64uaddv
7313             (add
7314              (add (mul_v16i8<m, x> node:$M, node:$N, (i64 0), (i64 0)),
7315                   (mul_v16i8<m, x> node:$M, node:$N, (i64 8), (i64 0))),
7316              (add (mul_v16i8<m, x> node:$M, node:$N, (i64 0), (i64 4)),
7317                   (mul_v16i8<m, x> node:$M, node:$N, (i64 8), (i64 4)))))),
7318            (i64 0)))>;
7319
7320 class odot_v16i8<Instruction DOT> :
7321   OutPatFrag<(ops node:$Vm, node:$Vn),
7322              (i32 (ADDVv4i32v
7323               (DOT (DUPv4i32gpr WZR), node:$Vm, node:$Vn)))>;
7324
7325 class dot_v16i8<Instruction DOT, SDPatternOperator mulop,
7326                 SDPatternOperator extend> :
7327   Pat<(idot_v16i8<mulop, extend> V128:$Vm, V128:$Vn),
7328       (odot_v16i8<DOT> V128:$Vm, V128:$Vn)>,
7329   Requires<[HasDotProd]>;
7330
7331 let AddedComplexity = 10 in {
7332   def : dot_v4i8<SDOTv8i8, sextloadi8>;
7333   def : dot_v4i8<UDOTv8i8, zextloadi8>;
7334   def : dot_v8i8<SDOTv8i8, AArch64smull, sext>;
7335   def : dot_v8i8<UDOTv8i8, AArch64umull, zext>;
7336   def : dot_v16i8<SDOTv16i8, AArch64smull, sext>;
7337   def : dot_v16i8<UDOTv16i8, AArch64umull, zext>;
7338
7339   // FIXME: add patterns to generate vector by element dot product.
7340   // FIXME: add SVE dot-product patterns.
7341 }
7342
7343 include "AArch64InstrAtomics.td"
7344 include "AArch64SVEInstrInfo.td"