llvm/test/CodeGen/AArch64/fp8-sve-fdot.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py UTC_ARGS: --version 5
   2 ; RUN: llc -mattr=+sve2,+fp8dot2,+fp8dot4  < %s | FileCheck %s
   3 ; RUN: llc -mattr=+sme,+ssve-fp8dot2,+ssve-fp8dot4 --force-streaming < %s | FileCheck %s
   4
   5 target triple = "aarch64-linux"
   6
   7 define <vscale x 4 x float> @fdot_4way(<vscale x 4 x float> %a, <vscale x 16 x i8> %s1, <vscale x 16 x i8> %s2) {
   8 ; CHECK-LABEL: fdot_4way:
   9 ; CHECK:       // %bb.0:
  10 ; CHECK-NEXT:    fdot z0.s, z1.b, z2.b
  11 ; CHECK-NEXT:    ret
  12     %r = call <vscale x 4 x float> @llvm.aarch64.sve.fp8.fdot.nxv4f32(<vscale x 4 x float> %a, <vscale x 16 x i8> %s1, <vscale x 16 x i8> %s2)
  13     ret <vscale x 4 x float> %r
  14 }
  15
  16 define <vscale x 8 x half> @fdot_2way(<vscale x 8 x half> %a, <vscale x 16 x i8> %s1, <vscale x 16 x i8> %s2) {
  17 ; CHECK-LABEL: fdot_2way:
  18 ; CHECK:       // %bb.0:
  19 ; CHECK-NEXT:    fdot z0.h, z1.b, z2.b
  20 ; CHECK-NEXT:    ret
  21     %r = call <vscale x 8 x half> @llvm.aarch64.sve.fp8.fdot.nxv8f16(<vscale x 8 x half> %a, <vscale x 16 x i8> %s1, <vscale x 16 x i8> %s2)
  22     ret <vscale x 8 x half> %r
  23 }
  24
  25 define <vscale x 4 x float> @fdot_4way_lane(<vscale x 4 x float> %a, <vscale x 16 x i8> %s1, <vscale x 16 x i8> %s2) {
  26 ; CHECK-LABEL: fdot_4way_lane:
  27 ; CHECK:       // %bb.0:
  28 ; CHECK-NEXT:    fdot z0.s, z1.b, z2.b[3]
  29 ; CHECK-NEXT:    ret
  30     %r = call <vscale x 4 x float> @llvm.aarch64.sve.fp8.fdot.lane.nxv4f32(<vscale x 4 x float> %a, <vscale x 16 x i8> %s1, <vscale x 16 x i8> %s2, i32 3)
  31     ret <vscale x 4 x float> %r
  32 }
  33
  34 define <vscale x 8 x half> @fdot_2way_lane(<vscale x 8 x half> %a, <vscale x 16 x i8> %s1, <vscale x 16 x i8> %s2) {
  35 ; CHECK-LABEL: fdot_2way_lane:
  36 ; CHECK:       // %bb.0:
  37 ; CHECK-NEXT:    fdot z0.h, z1.b, z2.b[5]
  38 ; CHECK-NEXT:    ret
  39     %r = call <vscale x 8 x half> @llvm.aarch64.sve.fp8.fdot.lane.nxv8f16(<vscale x 8 x half> %a, <vscale x 16 x i8> %s1, <vscale x 16 x i8> %s2, i32 5)
  40     ret <vscale x 8 x half> %r
  41 }