llvm/test/CodeGen/RISCV/rvv/reduce-vl-peephole.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py UTC_ARGS: --version 5
   2 # RUN: llc %s -o - -mtriple=riscv64 -mattr=+v -run-pass=riscv-vector-peephole \
   3 # RUN:     -verify-machineinstrs | FileCheck %s
   4 ---
   5 name: avl_not_dominated
   6 body: |
   7   bb.0:
   8     ; CHECK-LABEL: name: avl_not_dominated
   9     ; CHECK: %evl:gprnox0 = ADDI $x0, 1
  10     ; CHECK-NEXT: %x:vr = PseudoVADD_VV_M1 $noreg, $noreg, $noreg, %evl, 5 /* e32 */, 0 /* tu, mu */
  11     ; CHECK-NEXT: PseudoVSE32_V_M1 %x, $noreg, %evl, 5 /* e32 */
  12     %x:vr = PseudoVADD_VV_M1 $noreg, $noreg, $noreg, -1, 5 /* e32 */, 0 /* tu, mu */
  13     %evl:gprnox0 = ADDI $x0, 1
  14     PseudoVSE32_V_M1 %x:vr, $noreg, %evl, 5 /* e32 */
  15 ...