llvm/test/CodeGen/AMDGPU/GlobalISel/flat-atomic-fadd.f32.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 ; RUN: llc -global-isel -march=amdgcn -mcpu=gfx940 -verify-machineinstrs -stop-after=instruction-select < %s | FileCheck -check-prefix=GFX940 %s
   3 ; RUN: llc -global-isel -march=amdgcn -mcpu=gfx1100 -verify-machineinstrs -stop-after=instruction-select < %s | FileCheck -check-prefix=GFX11 %s
   4
   5 define amdgpu_ps void @flat_atomic_fadd_f32_no_rtn_intrinsic(ptr %ptr, float %data) {
   6   ; GFX940-LABEL: name: flat_atomic_fadd_f32_no_rtn_intrinsic
   7   ; GFX940: bb.1 (%ir-block.0):
   8   ; GFX940-NEXT:   liveins: $vgpr0, $vgpr1, $vgpr2
   9   ; GFX940-NEXT: {{  $}}
  10   ; GFX940-NEXT:   [[COPY:%[0-9]+]]:vgpr_32 = COPY $vgpr0
  11   ; GFX940-NEXT:   [[COPY1:%[0-9]+]]:vgpr_32 = COPY $vgpr1
  12   ; GFX940-NEXT:   [[REG_SEQUENCE:%[0-9]+]]:vreg_64_align2 = REG_SEQUENCE [[COPY]], %subreg.sub0, [[COPY1]], %subreg.sub1
  13   ; GFX940-NEXT:   [[COPY2:%[0-9]+]]:vgpr_32 = COPY $vgpr2
  14   ; GFX940-NEXT:   FLAT_ATOMIC_ADD_F32 [[REG_SEQUENCE]], [[COPY2]], 0, 0, implicit $exec, implicit $flat_scr :: (volatile dereferenceable load store (s32) on %ir.ptr)
  15   ; GFX940-NEXT:   S_ENDPGM 0
  16   ; GFX11-LABEL: name: flat_atomic_fadd_f32_no_rtn_intrinsic
  17   ; GFX11: bb.1 (%ir-block.0):
  18   ; GFX11-NEXT:   liveins: $vgpr0, $vgpr1, $vgpr2
  19   ; GFX11-NEXT: {{  $}}
  20   ; GFX11-NEXT:   [[COPY:%[0-9]+]]:vgpr_32 = COPY $vgpr0
  21   ; GFX11-NEXT:   [[COPY1:%[0-9]+]]:vgpr_32 = COPY $vgpr1
  22   ; GFX11-NEXT:   [[REG_SEQUENCE:%[0-9]+]]:vreg_64 = REG_SEQUENCE [[COPY]], %subreg.sub0, [[COPY1]], %subreg.sub1
  23   ; GFX11-NEXT:   [[COPY2:%[0-9]+]]:vgpr_32 = COPY $vgpr2
  24   ; GFX11-NEXT:   FLAT_ATOMIC_ADD_F32 [[REG_SEQUENCE]], [[COPY2]], 0, 0, implicit $exec, implicit $flat_scr :: (volatile dereferenceable load store (s32) on %ir.ptr)
  25   ; GFX11-NEXT:   S_ENDPGM 0
  26   %ret = call float @llvm.amdgcn.flat.atomic.fadd.f32.p1.f32(ptr %ptr, float %data)
  27   ret void
  28 }
  29
  30 define amdgpu_ps float @flat_atomic_fadd_f32_rtn_intrinsic(ptr %ptr, float %data) {
  31   ; GFX940-LABEL: name: flat_atomic_fadd_f32_rtn_intrinsic
  32   ; GFX940: bb.1 (%ir-block.0):
  33   ; GFX940-NEXT:   liveins: $vgpr0, $vgpr1, $vgpr2
  34   ; GFX940-NEXT: {{  $}}
  35   ; GFX940-NEXT:   [[COPY:%[0-9]+]]:vgpr_32 = COPY $vgpr0
  36   ; GFX940-NEXT:   [[COPY1:%[0-9]+]]:vgpr_32 = COPY $vgpr1
  37   ; GFX940-NEXT:   [[REG_SEQUENCE:%[0-9]+]]:vreg_64_align2 = REG_SEQUENCE [[COPY]], %subreg.sub0, [[COPY1]], %subreg.sub1
  38   ; GFX940-NEXT:   [[COPY2:%[0-9]+]]:vgpr_32 = COPY $vgpr2
  39   ; GFX940-NEXT:   [[FLAT_ATOMIC_ADD_F32_RTN:%[0-9]+]]:vgpr_32 = FLAT_ATOMIC_ADD_F32_RTN [[REG_SEQUENCE]], [[COPY2]], 0, 1, implicit $exec, implicit $flat_scr :: (volatile dereferenceable load store (s32) on %ir.ptr)
  40   ; GFX940-NEXT:   $vgpr0 = COPY [[FLAT_ATOMIC_ADD_F32_RTN]]
  41   ; GFX940-NEXT:   SI_RETURN_TO_EPILOG implicit $vgpr0
  42   ; GFX11-LABEL: name: flat_atomic_fadd_f32_rtn_intrinsic
  43   ; GFX11: bb.1 (%ir-block.0):
  44   ; GFX11-NEXT:   liveins: $vgpr0, $vgpr1, $vgpr2
  45   ; GFX11-NEXT: {{  $}}
  46   ; GFX11-NEXT:   [[COPY:%[0-9]+]]:vgpr_32 = COPY $vgpr0
  47   ; GFX11-NEXT:   [[COPY1:%[0-9]+]]:vgpr_32 = COPY $vgpr1
  48   ; GFX11-NEXT:   [[REG_SEQUENCE:%[0-9]+]]:vreg_64 = REG_SEQUENCE [[COPY]], %subreg.sub0, [[COPY1]], %subreg.sub1
  49   ; GFX11-NEXT:   [[COPY2:%[0-9]+]]:vgpr_32 = COPY $vgpr2
  50   ; GFX11-NEXT:   [[FLAT_ATOMIC_ADD_F32_RTN:%[0-9]+]]:vgpr_32 = FLAT_ATOMIC_ADD_F32_RTN [[REG_SEQUENCE]], [[COPY2]], 0, 1, implicit $exec, implicit $flat_scr :: (volatile dereferenceable load store (s32) on %ir.ptr)
  51   ; GFX11-NEXT:   $vgpr0 = COPY [[FLAT_ATOMIC_ADD_F32_RTN]]
  52   ; GFX11-NEXT:   SI_RETURN_TO_EPILOG implicit $vgpr0
  53   %ret = call float @llvm.amdgcn.flat.atomic.fadd.f32.p1.f32(ptr %ptr, float %data)
  54   ret float %ret
  55 }
  56
  57 define amdgpu_ps void @flat_atomic_fadd_f32_no_rtn_atomicrmw(ptr %ptr, float %data) #0 {
  58   ; GFX940-LABEL: name: flat_atomic_fadd_f32_no_rtn_atomicrmw
  59   ; GFX940: bb.1 (%ir-block.0):
  60   ; GFX940-NEXT:   liveins: $vgpr0, $vgpr1, $vgpr2
  61   ; GFX940-NEXT: {{  $}}
  62   ; GFX940-NEXT:   [[COPY:%[0-9]+]]:vgpr_32 = COPY $vgpr0
  63   ; GFX940-NEXT:   [[COPY1:%[0-9]+]]:vgpr_32 = COPY $vgpr1
  64   ; GFX940-NEXT:   [[REG_SEQUENCE:%[0-9]+]]:vreg_64_align2 = REG_SEQUENCE [[COPY]], %subreg.sub0, [[COPY1]], %subreg.sub1
  65   ; GFX940-NEXT:   [[COPY2:%[0-9]+]]:vgpr_32 = COPY $vgpr2
  66   ; GFX940-NEXT:   FLAT_ATOMIC_ADD_F32 [[REG_SEQUENCE]], [[COPY2]], 0, 0, implicit $exec, implicit $flat_scr :: (load store syncscope("wavefront") monotonic (s32) on %ir.ptr)
  67   ; GFX940-NEXT:   S_ENDPGM 0
  68   ; GFX11-LABEL: name: flat_atomic_fadd_f32_no_rtn_atomicrmw
  69   ; GFX11: bb.1 (%ir-block.0):
  70   ; GFX11-NEXT:   liveins: $vgpr0, $vgpr1, $vgpr2
  71   ; GFX11-NEXT: {{  $}}
  72   ; GFX11-NEXT:   [[COPY:%[0-9]+]]:vgpr_32 = COPY $vgpr0
  73   ; GFX11-NEXT:   [[COPY1:%[0-9]+]]:vgpr_32 = COPY $vgpr1
  74   ; GFX11-NEXT:   [[REG_SEQUENCE:%[0-9]+]]:vreg_64 = REG_SEQUENCE [[COPY]], %subreg.sub0, [[COPY1]], %subreg.sub1
  75   ; GFX11-NEXT:   [[COPY2:%[0-9]+]]:vgpr_32 = COPY $vgpr2
  76   ; GFX11-NEXT:   FLAT_ATOMIC_ADD_F32 [[REG_SEQUENCE]], [[COPY2]], 0, 0, implicit $exec, implicit $flat_scr :: (load store syncscope("wavefront") monotonic (s32) on %ir.ptr)
  77   ; GFX11-NEXT:   S_ENDPGM 0
  78   %ret = atomicrmw fadd ptr %ptr, float %data syncscope("wavefront") monotonic
  79   ret void
  80 }
  81
  82 define amdgpu_ps float @flat_atomic_fadd_f32_rtn_atomicrmw(ptr %ptr, float %data) #0 {
  83   ; GFX940-LABEL: name: flat_atomic_fadd_f32_rtn_atomicrmw
  84   ; GFX940: bb.1 (%ir-block.0):
  85   ; GFX940-NEXT:   liveins: $vgpr0, $vgpr1, $vgpr2
  86   ; GFX940-NEXT: {{  $}}
  87   ; GFX940-NEXT:   [[COPY:%[0-9]+]]:vgpr_32 = COPY $vgpr0
  88   ; GFX940-NEXT:   [[COPY1:%[0-9]+]]:vgpr_32 = COPY $vgpr1
  89   ; GFX940-NEXT:   [[REG_SEQUENCE:%[0-9]+]]:vreg_64_align2 = REG_SEQUENCE [[COPY]], %subreg.sub0, [[COPY1]], %subreg.sub1
  90   ; GFX940-NEXT:   [[COPY2:%[0-9]+]]:vgpr_32 = COPY $vgpr2
  91   ; GFX940-NEXT:   [[FLAT_ATOMIC_ADD_F32_RTN:%[0-9]+]]:vgpr_32 = FLAT_ATOMIC_ADD_F32_RTN [[REG_SEQUENCE]], [[COPY2]], 0, 1, implicit $exec, implicit $flat_scr :: (load store syncscope("wavefront") monotonic (s32) on %ir.ptr)
  92   ; GFX940-NEXT:   $vgpr0 = COPY [[FLAT_ATOMIC_ADD_F32_RTN]]
  93   ; GFX940-NEXT:   SI_RETURN_TO_EPILOG implicit $vgpr0
  94   ; GFX11-LABEL: name: flat_atomic_fadd_f32_rtn_atomicrmw
  95   ; GFX11: bb.1 (%ir-block.0):
  96   ; GFX11-NEXT:   liveins: $vgpr0, $vgpr1, $vgpr2
  97   ; GFX11-NEXT: {{  $}}
  98   ; GFX11-NEXT:   [[COPY:%[0-9]+]]:vgpr_32 = COPY $vgpr0
  99   ; GFX11-NEXT:   [[COPY1:%[0-9]+]]:vgpr_32 = COPY $vgpr1
 100   ; GFX11-NEXT:   [[REG_SEQUENCE:%[0-9]+]]:vreg_64 = REG_SEQUENCE [[COPY]], %subreg.sub0, [[COPY1]], %subreg.sub1
 101   ; GFX11-NEXT:   [[COPY2:%[0-9]+]]:vgpr_32 = COPY $vgpr2
 102   ; GFX11-NEXT:   [[FLAT_ATOMIC_ADD_F32_RTN:%[0-9]+]]:vgpr_32 = FLAT_ATOMIC_ADD_F32_RTN [[REG_SEQUENCE]], [[COPY2]], 0, 1, implicit $exec, implicit $flat_scr :: (load store syncscope("wavefront") monotonic (s32) on %ir.ptr)
 103   ; GFX11-NEXT:   $vgpr0 = COPY [[FLAT_ATOMIC_ADD_F32_RTN]]
 104   ; GFX11-NEXT:   SI_RETURN_TO_EPILOG implicit $vgpr0
 105   %ret = atomicrmw fadd ptr %ptr, float %data syncscope("wavefront") monotonic
 106   ret float %ret
 107 }
 108
 109 declare float @llvm.amdgcn.flat.atomic.fadd.f32.p1.f32(ptr, float)
 110
 111 attributes #0 = {"amdgpu-unsafe-fp-atomics"="true" }