llvm/test/CodeGen/AMDGPU/stop-tail-duplicate-cfg-intrinsic.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -mtriple=amdgcn-amd-amdhsa -run-pass=early-tailduplication -verify-machineinstrs -o - %s | FileCheck %s
   3
   4 ---
   5 name:            stop_duplicate_cfg_intrinsic
   6 tracksRegLiveness: true
   7 body: |
   8   ; CHECK-LABEL: name: stop_duplicate_cfg_intrinsic
   9   ; CHECK: bb.0:
  10   ; CHECK-NEXT:   successors: %bb.1(0x80000000)
  11   ; CHECK-NEXT:   liveins: $vgpr0
  12   ; CHECK-NEXT: {{  $}}
  13   ; CHECK-NEXT:   [[COPY:%[0-9]+]]:vgpr_32 = COPY $vgpr0
  14   ; CHECK-NEXT:   [[DEF:%[0-9]+]]:sreg_64 = IMPLICIT_DEF
  15   ; CHECK-NEXT:   [[S_MOV_B32_:%[0-9]+]]:sreg_32 = S_MOV_B32 0
  16   ; CHECK-NEXT:   [[COPY1:%[0-9]+]]:vgpr_32 = COPY [[S_MOV_B32_]]
  17   ; CHECK-NEXT:   [[V_CMP_EQ_U32_e64_:%[0-9]+]]:sreg_64_xexec = V_CMP_EQ_U32_e64 [[COPY]], [[COPY1]], implicit $exec
  18   ; CHECK-NEXT: {{  $}}
  19   ; CHECK-NEXT: bb.1:
  20   ; CHECK-NEXT:   successors: %bb.2(0x40000000), %bb.3(0x40000000)
  21   ; CHECK-NEXT: {{  $}}
  22   ; CHECK-NEXT:   [[PHI:%[0-9]+]]:vgpr_32 = PHI [[S_MOV_B32_]], %bb.0, %6, %bb.3
  23   ; CHECK-NEXT:   [[SI_IF:%[0-9]+]]:sreg_64_xexec = SI_IF [[V_CMP_EQ_U32_e64_]], %bb.2, implicit-def $exec, implicit-def $scc, implicit $exec
  24   ; CHECK-NEXT:   S_BRANCH %bb.3
  25   ; CHECK-NEXT: {{  $}}
  26   ; CHECK-NEXT: bb.2:
  27   ; CHECK-NEXT:   successors: %bb.3(0x80000000)
  28   ; CHECK-NEXT: {{  $}}
  29   ; CHECK-NEXT:   SI_END_CF [[SI_IF]], implicit-def $exec, implicit-def $scc, implicit $exec
  30   ; CHECK-NEXT:   [[S_MOV_B32_1:%[0-9]+]]:sreg_32 = S_MOV_B32 1
  31   ; CHECK-NEXT:   [[COPY2:%[0-9]+]]:vgpr_32 = COPY [[S_MOV_B32_1]]
  32   ; CHECK-NEXT:   [[V_ADD_CO_U32_e64_:%[0-9]+]]:vgpr_32, dead [[V_ADD_CO_U32_e64_1:%[0-9]+]]:sreg_64_xexec = V_ADD_CO_U32_e64 [[PHI]], [[COPY2]], 0, implicit $exec
  33   ; CHECK-NEXT: {{  $}}
  34   ; CHECK-NEXT: bb.3:
  35   ; CHECK-NEXT:   successors: %bb.1(0x80000000)
  36   ; CHECK-NEXT: {{  $}}
  37   ; CHECK-NEXT:   [[PHI1:%[0-9]+]]:vgpr_32 = PHI [[V_ADD_CO_U32_e64_]], %bb.2, [[PHI]], %bb.1
  38   ; CHECK-NEXT:   [[S_MOV_B32_2:%[0-9]+]]:sreg_32 = S_MOV_B32 4294967295
  39   ; CHECK-NEXT:   [[S_MOV_B32_3:%[0-9]+]]:sreg_32 = S_MOV_B32 61440
  40   ; CHECK-NEXT:   [[REG_SEQUENCE:%[0-9]+]]:sreg_64 = REG_SEQUENCE [[S_MOV_B32_2]], %subreg.sub0, [[S_MOV_B32_3]], %subreg.sub1
  41   ; CHECK-NEXT:   [[REG_SEQUENCE1:%[0-9]+]]:sgpr_128 = REG_SEQUENCE [[DEF]], %subreg.sub0_sub1, [[REG_SEQUENCE]], %subreg.sub2_sub3
  42   ; CHECK-NEXT:   BUFFER_STORE_DWORD_OFFSET [[PHI1]], [[REG_SEQUENCE1]], 0, 0, 0, 0, implicit $exec
  43   ; CHECK-NEXT:   S_BRANCH %bb.1
  44   bb.1:
  45     liveins: $vgpr0
  46
  47     %0:vgpr_32 = COPY $vgpr0
  48     %12:sreg_64 = IMPLICIT_DEF
  49     %4:sreg_32 = S_MOV_B32 0
  50     %14:vgpr_32 = COPY %4:sreg_32
  51     %5:sreg_64_xexec = V_CMP_EQ_U32_e64 %0:vgpr_32, %14:vgpr_32, implicit $exec
  52
  53   bb.2:
  54     %6:vgpr_32 = PHI %4:sreg_32, %bb.1, %11:vgpr_32, %bb.4
  55     %8:sreg_64_xexec = SI_IF %5:sreg_64_xexec, %bb.3, implicit-def $exec, implicit-def $scc, implicit $exec
  56     S_BRANCH %bb.4
  57
  58   bb.3:
  59     SI_END_CF %8:sreg_64_xexec, implicit-def $exec, implicit-def $scc, implicit $exec
  60     %13:sreg_32 = S_MOV_B32 1
  61     %15:vgpr_32 = COPY %13:sreg_32
  62     %10:vgpr_32, dead %20:sreg_64_xexec = V_ADD_CO_U32_e64 %6:vgpr_32, %15:vgpr_32, 0, implicit $exec
  63
  64   bb.4:
  65     %11:vgpr_32 = PHI %10:vgpr_32, %bb.3, %6:vgpr_32, %bb.2
  66     %16:sreg_32 = S_MOV_B32 4294967295
  67     %17:sreg_32 = S_MOV_B32 61440
  68     %18:sreg_64 = REG_SEQUENCE %16:sreg_32, %subreg.sub0, %17:sreg_32, %subreg.sub1
  69     %19:sgpr_128 = REG_SEQUENCE %12:sreg_64, %subreg.sub0_sub1, %18:sreg_64, %subreg.sub2_sub3
  70     BUFFER_STORE_DWORD_OFFSET %11:vgpr_32, %19:sgpr_128, 0, 0, 0, 0, implicit $exec
  71     S_BRANCH %bb.2
  72
  73 ...