llvm/test/CodeGen/Hexagon/swp-dead-regseq.ll

   1 ; RUN: llc -march=hexagon -enable-pipeliner < %s
   2 ; REQUIRES: asserts
   3
   4 ; Check that a dead REG_SEQUENCE doesn't ICE.
   5
   6 ; Function Attrs: nounwind
   7 define void @f0(ptr nocapture %a0, i32 %a1) #0 {
   8 b0:
   9   %v0 = mul nsw i32 %a1, 4
  10   %v1 = icmp sgt i32 %v0, 0
  11   br i1 %v1, label %b1, label %b2
  12
  13 b1:                                               ; preds = %b1, %b0
  14   %v2 = phi i32 [ %v11, %b1 ], [ 0, %b0 ]
  15   %v3 = load i32, ptr null, align 4
  16   %v4 = zext i32 %v3 to i64
  17   %v6 = load i32, ptr %a0, align 4
  18   %v7 = zext i32 %v6 to i64
  19   %v8 = shl nuw i64 %v7, 32
  20   %v9 = or i64 %v8, %v4
  21   %v10 = tail call i64 @llvm.hexagon.M2.vdmacs.s0(i64 0, i64 %v9, i64 %v9)
  22   %v11 = add nsw i32 %v2, 4
  23   %v12 = icmp slt i32 %v11, %v0
  24   br i1 %v12, label %b1, label %b2
  25
  26 b2:                                               ; preds = %b1, %b0
  27   %v13 = phi i64 [ 0, %b0 ], [ %v10, %b1 ]
  28   %v14 = tail call i64 @llvm.hexagon.S2.asr.r.vw(i64 %v13, i32 6)
  29   store i64 %v14, ptr null, align 8
  30   unreachable
  31 }
  32
  33 ; Function Attrs: nounwind readnone
  34 declare i64 @llvm.hexagon.M2.vdmacs.s0(i64, i64, i64) #1
  35
  36 ; Function Attrs: nounwind readnone
  37 declare i64 @llvm.hexagon.S2.asr.r.vw(i64, i32) #1
  38
  39 attributes #0 = { nounwind }
  40 attributes #1 = { nounwind readnone }