llvm/lib/Target/AArch64/AArch64SystemOperands.td

   1 //===- AArch64SystemOperands.td ----------------------------*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file defines the symbolic operands permitted for various kinds of
  10 // AArch64 system instruction.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "llvm/TableGen/SearchableTable.td"
  15
  16 //===----------------------------------------------------------------------===//
  17 // Features that, for the compiler, only enable system operands and PStates
  18 //===----------------------------------------------------------------------===//
  19
  20 def HasCCPP    : Predicate<"Subtarget->hasCCPP()">,
  21                  AssemblerPredicateWithAll<(all_of FeatureCCPP), "ccpp">;
  22
  23 def HasPAN     : Predicate<"Subtarget->hasPAN()">,
  24                  AssemblerPredicateWithAll<(all_of FeaturePAN),
  25                  "ARM v8.1  Privileged Access-Never extension">;
  26
  27 def HasPsUAO   : Predicate<"Subtarget->hasPsUAO()">,
  28                  AssemblerPredicateWithAll<(all_of FeaturePsUAO),
  29                  "ARM v8.2 UAO PState extension (psuao)">;
  30
  31 def HasPAN_RWV : Predicate<"Subtarget->hasPAN_RWV()">,
  32                  AssemblerPredicateWithAll<(all_of FeaturePAN_RWV),
  33                  "ARM v8.2 PAN AT S1E1R and AT S1E1W Variation">;
  34
  35 def HasCONTEXTIDREL2
  36                : Predicate<"Subtarget->hasCONTEXTIDREL2()">,
  37                  AssemblerPredicateWithAll<(all_of FeatureCONTEXTIDREL2),
  38                  "Target contains CONTEXTIDR_EL2 RW operand">;
  39
  40 //===----------------------------------------------------------------------===//
  41 // AT (address translate) instruction options.
  42 //===----------------------------------------------------------------------===//
  43
  44 class AT<string name, bits<3> op1, bits<4> crn, bits<4> crm,
  45          bits<3> op2> : SearchableTable {
  46   let SearchableFields = ["Name", "Encoding"];
  47   let EnumValueField = "Encoding";
  48
  49   string Name = name;
  50   bits<14> Encoding;
  51   let Encoding{13-11} = op1;
  52   let Encoding{10-7} = crn;
  53   let Encoding{6-3} = crm;
  54   let Encoding{2-0} = op2;
  55   code Requires = [{ {} }];
  56 }
  57
  58 def : AT<"S1E1R",  0b000, 0b0111, 0b1000, 0b000>;
  59 def : AT<"S1E2R",  0b100, 0b0111, 0b1000, 0b000>;
  60 def : AT<"S1E3R",  0b110, 0b0111, 0b1000, 0b000>;
  61 def : AT<"S1E1W",  0b000, 0b0111, 0b1000, 0b001>;
  62 def : AT<"S1E2W",  0b100, 0b0111, 0b1000, 0b001>;
  63 def : AT<"S1E3W",  0b110, 0b0111, 0b1000, 0b001>;
  64 def : AT<"S1E0R",  0b000, 0b0111, 0b1000, 0b010>;
  65 def : AT<"S1E0W",  0b000, 0b0111, 0b1000, 0b011>;
  66 def : AT<"S12E1R", 0b100, 0b0111, 0b1000, 0b100>;
  67 def : AT<"S12E1W", 0b100, 0b0111, 0b1000, 0b101>;
  68 def : AT<"S12E0R", 0b100, 0b0111, 0b1000, 0b110>;
  69 def : AT<"S12E0W", 0b100, 0b0111, 0b1000, 0b111>;
  70
  71 let Requires = [{ {AArch64::FeaturePAN_RWV} }] in {
  72 def : AT<"S1E1RP", 0b000, 0b0111, 0b1001, 0b000>;
  73 def : AT<"S1E1WP", 0b000, 0b0111, 0b1001, 0b001>;
  74 }
  75
  76 // v8.9a/v9.4a FEAT_ATS1A
  77 def : AT<"S1E1A", 0b000, 0b0111, 0b1001, 0b010>;
  78 def : AT<"S1E2A", 0b100, 0b0111, 0b1001, 0b010>;
  79 def : AT<"S1E3A", 0b110, 0b0111, 0b1001, 0b010>;
  80
  81 //===----------------------------------------------------------------------===//
  82 // DMB/DSB (data barrier) instruction options.
  83 //===----------------------------------------------------------------------===//
  84
  85 class DB<string name, bits<4> encoding> : SearchableTable {
  86   let SearchableFields = ["Name", "Encoding"];
  87   let EnumValueField = "Encoding";
  88
  89   string Name = name;
  90   bits<4> Encoding = encoding;
  91 }
  92
  93 def : DB<"oshld", 0x1>;
  94 def : DB<"oshst", 0x2>;
  95 def : DB<"osh",   0x3>;
  96 def : DB<"nshld", 0x5>;
  97 def : DB<"nshst", 0x6>;
  98 def : DB<"nsh",   0x7>;
  99 def : DB<"ishld", 0x9>;
 100 def : DB<"ishst", 0xa>;
 101 def : DB<"ish",   0xb>;
 102 def : DB<"ld",    0xd>;
 103 def : DB<"st",    0xe>;
 104 def : DB<"sy",    0xf>;
 105
 106 class DBnXS<string name, bits<4> encoding, bits<5> immValue> : SearchableTable {
 107   let SearchableFields = ["Name", "Encoding", "ImmValue"];
 108   let EnumValueField = "Encoding";
 109
 110   string Name = name;
 111   bits<4> Encoding = encoding;
 112   bits<5> ImmValue = immValue;
 113   code Requires = [{ {AArch64::FeatureXS} }];
 114 }
 115
 116 def : DBnXS<"oshnxs", 0x3, 0x10>;
 117 def : DBnXS<"nshnxs", 0x7, 0x14>;
 118 def : DBnXS<"ishnxs", 0xb, 0x18>;
 119 def : DBnXS<"synxs",  0xf, 0x1c>;
 120
 121 //===----------------------------------------------------------------------===//
 122 // DC (data cache maintenance) instruction options.
 123 //===----------------------------------------------------------------------===//
 124
 125 class DC<string name, bits<3> op1, bits<4> crn, bits<4> crm,
 126          bits<3> op2> : SearchableTable {
 127   let SearchableFields = ["Name", "Encoding"];
 128   let EnumValueField = "Encoding";
 129
 130   string Name = name;
 131   bits<14> Encoding;
 132   let Encoding{13-11} = op1;
 133   let Encoding{10-7} = crn;
 134   let Encoding{6-3} = crm;
 135   let Encoding{2-0} = op2;
 136   code Requires = [{ {} }];
 137 }
 138
 139 def : DC<"ZVA",   0b011, 0b0111, 0b0100, 0b001>;
 140 def : DC<"IVAC",  0b000, 0b0111, 0b0110, 0b001>;
 141 def : DC<"ISW",   0b000, 0b0111, 0b0110, 0b010>;
 142 def : DC<"CVAC",  0b011, 0b0111, 0b1010, 0b001>;
 143 def : DC<"CSW",   0b000, 0b0111, 0b1010, 0b010>;
 144 def : DC<"CVAU",  0b011, 0b0111, 0b1011, 0b001>;
 145 def : DC<"CIVAC", 0b011, 0b0111, 0b1110, 0b001>;
 146 def : DC<"CISW",  0b000, 0b0111, 0b1110, 0b010>;
 147
 148 let Requires = [{ {AArch64::FeatureCCPP} }] in
 149 def : DC<"CVAP",  0b011, 0b0111, 0b1100, 0b001>;
 150
 151 let Requires = [{ {AArch64::FeatureCacheDeepPersist} }] in
 152 def : DC<"CVADP",  0b011, 0b0111, 0b1101, 0b001>;
 153
 154 let Requires = [{ {AArch64::FeatureMTE} }] in {
 155 def : DC<"IGVAC",   0b000, 0b0111, 0b0110, 0b011>;
 156 def : DC<"IGSW",    0b000, 0b0111, 0b0110, 0b100>;
 157 def : DC<"CGSW",    0b000, 0b0111, 0b1010, 0b100>;
 158 def : DC<"CIGSW",   0b000, 0b0111, 0b1110, 0b100>;
 159 def : DC<"CGVAC",   0b011, 0b0111, 0b1010, 0b011>;
 160 def : DC<"CGVAP",   0b011, 0b0111, 0b1100, 0b011>;
 161 def : DC<"CGVADP",  0b011, 0b0111, 0b1101, 0b011>;
 162 def : DC<"CIGVAC",  0b011, 0b0111, 0b1110, 0b011>;
 163 def : DC<"GVA",     0b011, 0b0111, 0b0100, 0b011>;
 164 def : DC<"IGDVAC",  0b000, 0b0111, 0b0110, 0b101>;
 165 def : DC<"IGDSW",   0b000, 0b0111, 0b0110, 0b110>;
 166 def : DC<"CGDSW",   0b000, 0b0111, 0b1010, 0b110>;
 167 def : DC<"CIGDSW",  0b000, 0b0111, 0b1110, 0b110>;
 168 def : DC<"CGDVAC",  0b011, 0b0111, 0b1010, 0b101>;
 169 def : DC<"CGDVAP",  0b011, 0b0111, 0b1100, 0b101>;
 170 def : DC<"CGDVADP", 0b011, 0b0111, 0b1101, 0b101>;
 171 def : DC<"CIGDVAC", 0b011, 0b0111, 0b1110, 0b101>;
 172 def : DC<"GZVA",    0b011, 0b0111, 0b0100, 0b100>;
 173 }
 174
 175 let Requires = [{ {AArch64::FeatureMEC} }] in {
 176 def : DC<"CIPAE",   0b100, 0b0111, 0b1110, 0b000>;
 177 def : DC<"CIGDPAE", 0b100, 0b0111, 0b1110, 0b111>;
 178 }
 179
 180 //===----------------------------------------------------------------------===//
 181 // IC (instruction cache maintenance) instruction options.
 182 //===----------------------------------------------------------------------===//
 183
 184 class IC<string name, bits<3> op1, bits<4> crn, bits<4> crm, bits<3> op2,
 185          bit needsreg> : SearchableTable {
 186   let SearchableFields = ["Name", "Encoding"];
 187   let EnumValueField = "Encoding";
 188
 189   string Name = name;
 190   bits<14> Encoding;
 191   let Encoding{13-11} = op1;
 192   let Encoding{10-7} = crn;
 193   let Encoding{6-3} = crm;
 194   let Encoding{2-0} = op2;
 195   bit NeedsReg = needsreg;
 196 }
 197
 198 def : IC<"IALLUIS", 0b000, 0b0111, 0b0001, 0b000, 0>;
 199 def : IC<"IALLU",   0b000, 0b0111, 0b0101, 0b000, 0>;
 200 def : IC<"IVAU",    0b011, 0b0111, 0b0101, 0b001, 1>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // ISB (instruction-fetch barrier) instruction options.
 204 //===----------------------------------------------------------------------===//
 205
 206 class ISB<string name, bits<4> encoding> : SearchableTable{
 207   let SearchableFields = ["Name", "Encoding"];
 208   let EnumValueField = "Encoding";
 209
 210   string Name = name;
 211   bits<4> Encoding;
 212   let Encoding = encoding;
 213 }
 214
 215 def : ISB<"sy", 0xf>;
 216
 217 //===----------------------------------------------------------------------===//
 218 // TSB (Trace synchronization barrier) instruction options.
 219 //===----------------------------------------------------------------------===//
 220
 221 class TSB<string name, bits<4> encoding> : SearchableTable{
 222   let SearchableFields = ["Name", "Encoding"];
 223   let EnumValueField = "Encoding";
 224
 225   string Name = name;
 226   bits<4> Encoding;
 227   let Encoding = encoding;
 228
 229   code Requires = [{ {AArch64::FeatureTRACEV8_4} }];
 230 }
 231
 232 def : TSB<"csync", 0>;
 233
 234 //===----------------------------------------------------------------------===//
 235 // PRFM (prefetch) instruction options.
 236 //===----------------------------------------------------------------------===//
 237
 238 class PRFM<string type,   bits<2> type_encoding,
 239            string target, bits<2> target_encoding,
 240            string policy, bits<1> policy_encoding> : SearchableTable {
 241   let SearchableFields = ["Name", "Encoding"];
 242   let EnumValueField = "Encoding";
 243
 244   string Name = type # target # policy;
 245   bits<5> Encoding;
 246   let Encoding{4-3} = type_encoding;
 247   let Encoding{2-1} = target_encoding;
 248   let Encoding{0} = policy_encoding;
 249
 250   code Requires = [{ {} }];
 251 }
 252
 253 def : PRFM<"pld", 0b00, "l1",  0b00, "keep", 0b0>;
 254 def : PRFM<"pld", 0b00, "l1",  0b00, "strm", 0b1>;
 255 def : PRFM<"pld", 0b00, "l2",  0b01, "keep", 0b0>;
 256 def : PRFM<"pld", 0b00, "l2",  0b01, "strm", 0b1>;
 257 def : PRFM<"pld", 0b00, "l3",  0b10, "keep", 0b0>;
 258 def : PRFM<"pld", 0b00, "l3",  0b10, "strm", 0b1>;
 259 let Requires = [{ {AArch64::FeaturePRFM_SLC} }] in {
 260 def : PRFM<"pld", 0b00, "slc", 0b11, "keep", 0b0>;
 261 def : PRFM<"pld", 0b00, "slc", 0b11, "strm", 0b1>;
 262 }
 263 def : PRFM<"pli", 0b01, "l1",  0b00, "keep", 0b0>;
 264 def : PRFM<"pli", 0b01, "l1",  0b00, "strm", 0b1>;
 265 def : PRFM<"pli", 0b01, "l2",  0b01, "keep", 0b0>;
 266 def : PRFM<"pli", 0b01, "l2",  0b01, "strm", 0b1>;
 267 def : PRFM<"pli", 0b01, "l3",  0b10, "keep", 0b0>;
 268 def : PRFM<"pli", 0b01, "l3",  0b10, "strm", 0b1>;
 269 let Requires = [{ {AArch64::FeaturePRFM_SLC} }] in {
 270 def : PRFM<"pli", 0b01, "slc", 0b11, "keep", 0b0>;
 271 def : PRFM<"pli", 0b01, "slc", 0b11, "strm", 0b1>;
 272 }
 273 def : PRFM<"pst", 0b10, "l1",  0b00, "keep", 0b0>;
 274 def : PRFM<"pst", 0b10, "l1",  0b00, "strm", 0b1>;
 275 def : PRFM<"pst", 0b10, "l2",  0b01, "keep", 0b0>;
 276 def : PRFM<"pst", 0b10, "l2",  0b01, "strm", 0b1>;
 277 def : PRFM<"pst", 0b10, "l3",  0b10, "keep", 0b0>;
 278 def : PRFM<"pst", 0b10, "l3",  0b10, "strm", 0b1>;
 279 let Requires = [{ {AArch64::FeaturePRFM_SLC} }] in {
 280 def : PRFM<"pst", 0b10, "slc", 0b11, "keep", 0b0>;
 281 def : PRFM<"pst", 0b10, "slc", 0b11, "strm", 0b1>;
 282 }
 283
 284 //===----------------------------------------------------------------------===//
 285 // SVE Prefetch instruction options.
 286 //===----------------------------------------------------------------------===//
 287
 288 class SVEPRFM<string name, bits<4> encoding> : SearchableTable {
 289   let SearchableFields = ["Name", "Encoding"];
 290   let EnumValueField = "Encoding";
 291
 292   string Name = name;
 293   bits<4> Encoding;
 294   let Encoding = encoding;
 295   code Requires = [{ {} }];
 296 }
 297
 298 let Requires = [{ {AArch64::FeatureSVE} }] in {
 299 def : SVEPRFM<"pldl1keep", 0x00>;
 300 def : SVEPRFM<"pldl1strm", 0x01>;
 301 def : SVEPRFM<"pldl2keep", 0x02>;
 302 def : SVEPRFM<"pldl2strm", 0x03>;
 303 def : SVEPRFM<"pldl3keep", 0x04>;
 304 def : SVEPRFM<"pldl3strm", 0x05>;
 305 def : SVEPRFM<"pstl1keep", 0x08>;
 306 def : SVEPRFM<"pstl1strm", 0x09>;
 307 def : SVEPRFM<"pstl2keep", 0x0a>;
 308 def : SVEPRFM<"pstl2strm", 0x0b>;
 309 def : SVEPRFM<"pstl3keep", 0x0c>;
 310 def : SVEPRFM<"pstl3strm", 0x0d>;
 311 }
 312
 313 //===----------------------------------------------------------------------===//
 314 // RPRFM (prefetch) instruction options.
 315 //===----------------------------------------------------------------------===//
 316
 317 class RPRFM<string name, bits<1> type_encoding, bits<5> policy_encoding> : SearchableTable {
 318   let SearchableFields = ["Name", "Encoding"];
 319   let EnumValueField = "Encoding";
 320
 321   string Name = name;
 322   bits<6> Encoding;
 323   let Encoding{0} = type_encoding;
 324   let Encoding{5-1} = policy_encoding;
 325   code Requires = [{ {} }];
 326 }
 327
 328 def : RPRFM<"pldkeep", 0b0, 0b00000>;
 329 def : RPRFM<"pstkeep", 0b1, 0b00000>;
 330 def : RPRFM<"pldstrm", 0b0, 0b00010>;
 331 def : RPRFM<"pststrm", 0b1, 0b00010>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SVE Predicate patterns
 335 //===----------------------------------------------------------------------===//
 336
 337 class SVEPREDPAT<string name, bits<5> encoding> : SearchableTable {
 338   let SearchableFields = ["Name", "Encoding"];
 339   let EnumValueField = "Encoding";
 340
 341   string Name = name;
 342   bits<5> Encoding;
 343   let Encoding = encoding;
 344 }
 345
 346 def : SVEPREDPAT<"pow2",  0x00>;
 347 def : SVEPREDPAT<"vl1",   0x01>;
 348 def : SVEPREDPAT<"vl2",   0x02>;
 349 def : SVEPREDPAT<"vl3",   0x03>;
 350 def : SVEPREDPAT<"vl4",   0x04>;
 351 def : SVEPREDPAT<"vl5",   0x05>;
 352 def : SVEPREDPAT<"vl6",   0x06>;
 353 def : SVEPREDPAT<"vl7",   0x07>;
 354 def : SVEPREDPAT<"vl8",   0x08>;
 355 def : SVEPREDPAT<"vl16",  0x09>;
 356 def : SVEPREDPAT<"vl32",  0x0a>;
 357 def : SVEPREDPAT<"vl64",  0x0b>;
 358 def : SVEPREDPAT<"vl128", 0x0c>;
 359 def : SVEPREDPAT<"vl256", 0x0d>;
 360 def : SVEPREDPAT<"mul4",  0x1d>;
 361 def : SVEPREDPAT<"mul3",  0x1e>;
 362 def : SVEPREDPAT<"all",   0x1f>;
 363
 364 //===----------------------------------------------------------------------===//
 365 // SVE Predicate-as-counter patterns
 366 //===----------------------------------------------------------------------===//
 367
 368 class SVEVECLENSPECIFIER<string name, bits<1> encoding> : SearchableTable {
 369   let SearchableFields = ["Name", "Encoding"];
 370   let EnumValueField = "Encoding";
 371
 372   string Name = name;
 373   bits<1> Encoding;
 374   let Encoding = encoding;
 375 }
 376
 377 def : SVEVECLENSPECIFIER<"vlx2", 0x0>;
 378 def : SVEVECLENSPECIFIER<"vlx4", 0x1>;
 379
 380 //===----------------------------------------------------------------------===//
 381 // Exact FP Immediates.
 382 //
 383 // These definitions are used to create a lookup table with FP Immediates that
 384 // is used for a few instructions that only accept a limited set of exact FP
 385 // immediates values.
 386 //===----------------------------------------------------------------------===//
 387 class ExactFPImm<string name, string repr, bits<4> enum > : SearchableTable {
 388   let SearchableFields = ["Enum", "Repr"];
 389   let EnumValueField = "Enum";
 390
 391   string Name = name;
 392   bits<4> Enum = enum;
 393   string Repr = repr;
 394 }
 395
 396 def : ExactFPImm<"zero", "0.0", 0x0>;
 397 def : ExactFPImm<"half", "0.5", 0x1>;
 398 def : ExactFPImm<"one",  "1.0", 0x2>;
 399 def : ExactFPImm<"two",  "2.0", 0x3>;
 400
 401 //===----------------------------------------------------------------------===//
 402 // PState instruction options.
 403 //===----------------------------------------------------------------------===//
 404
 405 class PStateImm0_15<string name, bits<3> op1, bits<3> op2> : SearchableTable {
 406   let SearchableFields = ["Name", "Encoding"];
 407   let EnumValueField = "Encoding";
 408
 409   string Name = name;
 410   bits<6> Encoding;
 411   let Encoding{5-3} = op1;
 412   let Encoding{2-0} = op2;
 413   code Requires = [{ {} }];
 414 }
 415
 416 class PStateImm0_1<string name, bits<3> op1, bits<3> op2, bits<3> crm_high> : SearchableTable {
 417   let SearchableFields = ["Name", "Encoding"];
 418   let EnumValueField = "Encoding";
 419
 420   string Name = name;
 421   bits<9> Encoding;
 422   let Encoding{8-6} = crm_high;
 423   let Encoding{5-3} = op1;
 424   let Encoding{2-0} = op2;
 425   code Requires = [{ {} }];
 426 }
 427
 428 //                   Name,     Op1,   Op2
 429 def : PStateImm0_15<"SPSel",   0b000, 0b101>;
 430 def : PStateImm0_15<"DAIFSet", 0b011, 0b110>;
 431 def : PStateImm0_15<"DAIFClr", 0b011, 0b111>;
 432 // v8.1a "Privileged Access Never" extension-specific PStates
 433 let Requires = [{ {AArch64::FeaturePAN} }] in
 434 def : PStateImm0_15<"PAN",     0b000, 0b100>;
 435
 436 // v8.2a "User Access Override" extension-specific PStates
 437 let Requires = [{ {AArch64::FeaturePsUAO} }] in
 438 def : PStateImm0_15<"UAO",     0b000, 0b011>;
 439 // v8.4a timing insensitivity of data processing instructions
 440 let Requires = [{ {AArch64::FeatureDIT} }] in
 441 def : PStateImm0_15<"DIT",     0b011, 0b010>;
 442 // v8.5a Spectre Mitigation
 443 let Requires = [{ {AArch64::FeatureSSBS} }] in
 444 def : PStateImm0_15<"SSBS",    0b011, 0b001>;
 445 // v8.5a Memory Tagging Extension
 446 let Requires = [{ {AArch64::FeatureMTE} }] in
 447 def : PStateImm0_15<"TCO",     0b011, 0b100>;
 448 // v8.8a Non-Maskable Interrupts
 449 let Requires = [{ {AArch64::FeatureNMI} }] in
 450 def : PStateImm0_1<"ALLINT",   0b001, 0b000, 0b000>;
 451 // v9.4a Exception-based event profiling
 452 //                  Name,      Op1,   Op2,   Crm_high
 453 def : PStateImm0_1<"PM",       0b001, 0b000, 0b001>;
 454
 455 //===----------------------------------------------------------------------===//
 456 // SVCR instruction options.
 457 //===----------------------------------------------------------------------===//
 458
 459 class SVCR<string name, bits<3> encoding> : SearchableTable {
 460   let SearchableFields = ["Name", "Encoding"];
 461   let EnumValueField = "Encoding";
 462
 463   string Name = name;
 464   bits<3> Encoding;
 465   let Encoding = encoding;
 466   code Requires = [{ {} }];
 467 }
 468
 469 let Requires = [{ {AArch64::FeatureSME} }] in {
 470 def : SVCR<"SVCRSM",   0b001>;
 471 def : SVCR<"SVCRZA",   0b010>;
 472 def : SVCR<"SVCRSMZA", 0b011>;
 473 }
 474
 475 //===----------------------------------------------------------------------===//
 476 // PSB instruction options.
 477 //===----------------------------------------------------------------------===//
 478
 479 class PSB<string name, bits<5> encoding> : SearchableTable {
 480   let SearchableFields = ["Name", "Encoding"];
 481   let EnumValueField = "Encoding";
 482
 483   string Name = name;
 484   bits<5> Encoding;
 485   let Encoding = encoding;
 486 }
 487
 488 def : PSB<"csync", 0x11>;
 489
 490 //===----------------------------------------------------------------------===//
 491 // BTI instruction options.
 492 //===----------------------------------------------------------------------===//
 493
 494 class BTI<string name, bits<3> encoding> : SearchableTable {
 495   let SearchableFields = ["Name", "Encoding"];
 496   let EnumValueField = "Encoding";
 497
 498   string Name = name;
 499   bits<3> Encoding;
 500   let Encoding = encoding;
 501 }
 502
 503 def : BTI<"c",  0b010>;
 504 def : BTI<"j",  0b100>;
 505 def : BTI<"jc", 0b110>;
 506
 507 //===----------------------------------------------------------------------===//
 508 // TLBI (translation lookaside buffer invalidate) instruction options.
 509 //===----------------------------------------------------------------------===//
 510
 511 class TLBIEntry<string name, bits<3> op1, bits<4> crn, bits<4> crm,
 512              bits<3> op2, bit needsreg> {
 513   string Name = name;
 514   bits<14> Encoding;
 515   let Encoding{13-11} = op1;
 516   let Encoding{10-7} = crn;
 517   let Encoding{6-3} = crm;
 518   let Encoding{2-0} = op2;
 519   bit NeedsReg = needsreg;
 520   list<string> Requires = [];
 521   list<string> ExtraRequires = [];
 522   code RequiresStr = [{ { }] # !interleave(Requires # ExtraRequires, [{, }]) # [{ } }];
 523 }
 524
 525 def TLBITable : GenericTable {
 526   let FilterClass = "TLBIEntry";
 527   let CppTypeName = "TLBI";
 528   let Fields = ["Name", "Encoding", "NeedsReg", "RequiresStr"];
 529 }
 530
 531 def lookupTLBIByName : SearchIndex {
 532   let Table = TLBITable;
 533   let Key = ["Name"];
 534 }
 535
 536 def lookupTLBIByEncoding : SearchIndex {
 537   let Table = TLBITable;
 538   let Key = ["Encoding"];
 539 }
 540
 541 multiclass TLBI<string name, bits<3> op1, bits<4> crn, bits<4> crm,
 542              bits<3> op2, bit needsreg = 1> {
 543   def : TLBIEntry<name, op1, crn, crm, op2, needsreg>;
 544   def : TLBIEntry<!strconcat(name, "nXS"), op1, crn, crm, op2, needsreg> {
 545     let Encoding{7} = 1;
 546     let ExtraRequires = ["AArch64::FeatureXS"];
 547   }
 548 }
 549
 550 defm : TLBI<"IPAS2E1IS",    0b100, 0b1000, 0b0000, 0b001>;
 551 defm : TLBI<"IPAS2LE1IS",   0b100, 0b1000, 0b0000, 0b101>;
 552 defm : TLBI<"VMALLE1IS",    0b000, 0b1000, 0b0011, 0b000, 0>;
 553 defm : TLBI<"ALLE2IS",      0b100, 0b1000, 0b0011, 0b000, 0>;
 554 defm : TLBI<"ALLE3IS",      0b110, 0b1000, 0b0011, 0b000, 0>;
 555 defm : TLBI<"VAE1IS",       0b000, 0b1000, 0b0011, 0b001>;
 556 defm : TLBI<"VAE2IS",       0b100, 0b1000, 0b0011, 0b001>;
 557 defm : TLBI<"VAE3IS",       0b110, 0b1000, 0b0011, 0b001>;
 558 defm : TLBI<"ASIDE1IS",     0b000, 0b1000, 0b0011, 0b010>;
 559 defm : TLBI<"VAAE1IS",      0b000, 0b1000, 0b0011, 0b011>;
 560 defm : TLBI<"ALLE1IS",      0b100, 0b1000, 0b0011, 0b100, 0>;
 561 defm : TLBI<"VALE1IS",      0b000, 0b1000, 0b0011, 0b101>;
 562 defm : TLBI<"VALE2IS",      0b100, 0b1000, 0b0011, 0b101>;
 563 defm : TLBI<"VALE3IS",      0b110, 0b1000, 0b0011, 0b101>;
 564 defm : TLBI<"VMALLS12E1IS", 0b100, 0b1000, 0b0011, 0b110, 0>;
 565 defm : TLBI<"VAALE1IS",     0b000, 0b1000, 0b0011, 0b111>;
 566 defm : TLBI<"IPAS2E1",      0b100, 0b1000, 0b0100, 0b001>;
 567 defm : TLBI<"IPAS2LE1",     0b100, 0b1000, 0b0100, 0b101>;
 568 defm : TLBI<"VMALLE1",      0b000, 0b1000, 0b0111, 0b000, 0>;
 569 defm : TLBI<"ALLE2",        0b100, 0b1000, 0b0111, 0b000, 0>;
 570 defm : TLBI<"ALLE3",        0b110, 0b1000, 0b0111, 0b000, 0>;
 571 defm : TLBI<"VAE1",         0b000, 0b1000, 0b0111, 0b001>;
 572 defm : TLBI<"VAE2",         0b100, 0b1000, 0b0111, 0b001>;
 573 defm : TLBI<"VAE3",         0b110, 0b1000, 0b0111, 0b001>;
 574 defm : TLBI<"ASIDE1",       0b000, 0b1000, 0b0111, 0b010>;
 575 defm : TLBI<"VAAE1",        0b000, 0b1000, 0b0111, 0b011>;
 576 defm : TLBI<"ALLE1",        0b100, 0b1000, 0b0111, 0b100, 0>;
 577 defm : TLBI<"VALE1",        0b000, 0b1000, 0b0111, 0b101>;
 578 defm : TLBI<"VALE2",        0b100, 0b1000, 0b0111, 0b101>;
 579 defm : TLBI<"VALE3",        0b110, 0b1000, 0b0111, 0b101>;
 580 defm : TLBI<"VMALLS12E1",   0b100, 0b1000, 0b0111, 0b110, 0>;
 581 defm : TLBI<"VAALE1",       0b000, 0b1000, 0b0111, 0b111>;
 582
 583 // Armv8.4-A Translation Lookaside Buffer Instructions (TLBI)
 584 let Requires = ["AArch64::FeatureTLB_RMI"] in {
 585 // Armv8.4-A Outer Sharable TLB Maintenance instructions:
 586 //                         op1    CRn     CRm     op2
 587 defm : TLBI<"VMALLE1OS",    0b000, 0b1000, 0b0001, 0b000, 0>;
 588 defm : TLBI<"VAE1OS",       0b000, 0b1000, 0b0001, 0b001>;
 589 defm : TLBI<"ASIDE1OS",     0b000, 0b1000, 0b0001, 0b010>;
 590 defm : TLBI<"VAAE1OS",      0b000, 0b1000, 0b0001, 0b011>;
 591 defm : TLBI<"VALE1OS",      0b000, 0b1000, 0b0001, 0b101>;
 592 defm : TLBI<"VAALE1OS",     0b000, 0b1000, 0b0001, 0b111>;
 593 defm : TLBI<"IPAS2E1OS",    0b100, 0b1000, 0b0100, 0b000>;
 594 defm : TLBI<"IPAS2LE1OS",   0b100, 0b1000, 0b0100, 0b100>;
 595 defm : TLBI<"VAE2OS",       0b100, 0b1000, 0b0001, 0b001>;
 596 defm : TLBI<"VALE2OS",      0b100, 0b1000, 0b0001, 0b101>;
 597 defm : TLBI<"VMALLS12E1OS", 0b100, 0b1000, 0b0001, 0b110, 0>;
 598 defm : TLBI<"VAE3OS",       0b110, 0b1000, 0b0001, 0b001>;
 599 defm : TLBI<"VALE3OS",      0b110, 0b1000, 0b0001, 0b101>;
 600 defm : TLBI<"ALLE2OS",      0b100, 0b1000, 0b0001, 0b000, 0>;
 601 defm : TLBI<"ALLE1OS",      0b100, 0b1000, 0b0001, 0b100, 0>;
 602 defm : TLBI<"ALLE3OS",      0b110, 0b1000, 0b0001, 0b000, 0>;
 603
 604 // Armv8.4-A TLB Range Maintenance instructions:
 605 //                         op1    CRn     CRm     op2
 606 defm : TLBI<"RVAE1",        0b000, 0b1000, 0b0110, 0b001>;
 607 defm : TLBI<"RVAAE1",       0b000, 0b1000, 0b0110, 0b011>;
 608 defm : TLBI<"RVALE1",       0b000, 0b1000, 0b0110, 0b101>;
 609 defm : TLBI<"RVAALE1",      0b000, 0b1000, 0b0110, 0b111>;
 610 defm : TLBI<"RVAE1IS",      0b000, 0b1000, 0b0010, 0b001>;
 611 defm : TLBI<"RVAAE1IS",     0b000, 0b1000, 0b0010, 0b011>;
 612 defm : TLBI<"RVALE1IS",     0b000, 0b1000, 0b0010, 0b101>;
 613 defm : TLBI<"RVAALE1IS",    0b000, 0b1000, 0b0010, 0b111>;
 614 defm : TLBI<"RVAE1OS",      0b000, 0b1000, 0b0101, 0b001>;
 615 defm : TLBI<"RVAAE1OS",     0b000, 0b1000, 0b0101, 0b011>;
 616 defm : TLBI<"RVALE1OS",     0b000, 0b1000, 0b0101, 0b101>;
 617 defm : TLBI<"RVAALE1OS",    0b000, 0b1000, 0b0101, 0b111>;
 618 defm : TLBI<"RIPAS2E1IS",   0b100, 0b1000, 0b0000, 0b010>;
 619 defm : TLBI<"RIPAS2LE1IS",  0b100, 0b1000, 0b0000, 0b110>;
 620 defm : TLBI<"RIPAS2E1",     0b100, 0b1000, 0b0100, 0b010>;
 621 defm : TLBI<"RIPAS2LE1",    0b100, 0b1000, 0b0100, 0b110>;
 622 defm : TLBI<"RIPAS2E1OS",   0b100, 0b1000, 0b0100, 0b011>;
 623 defm : TLBI<"RIPAS2LE1OS",  0b100, 0b1000, 0b0100, 0b111>;
 624 defm : TLBI<"RVAE2",        0b100, 0b1000, 0b0110, 0b001>;
 625 defm : TLBI<"RVALE2",       0b100, 0b1000, 0b0110, 0b101>;
 626 defm : TLBI<"RVAE2IS",      0b100, 0b1000, 0b0010, 0b001>;
 627 defm : TLBI<"RVALE2IS",     0b100, 0b1000, 0b0010, 0b101>;
 628 defm : TLBI<"RVAE2OS",      0b100, 0b1000, 0b0101, 0b001>;
 629 defm : TLBI<"RVALE2OS",     0b100, 0b1000, 0b0101, 0b101>;
 630 defm : TLBI<"RVAE3",        0b110, 0b1000, 0b0110, 0b001>;
 631 defm : TLBI<"RVALE3",       0b110, 0b1000, 0b0110, 0b101>;
 632 defm : TLBI<"RVAE3IS",      0b110, 0b1000, 0b0010, 0b001>;
 633 defm : TLBI<"RVALE3IS",     0b110, 0b1000, 0b0010, 0b101>;
 634 defm : TLBI<"RVAE3OS",      0b110, 0b1000, 0b0101, 0b001>;
 635 defm : TLBI<"RVALE3OS",     0b110, 0b1000, 0b0101, 0b101>;
 636 } //FeatureTLB_RMI
 637
 638 // Armv9-A Realm Management Extention TLBI Instructions
 639 let Requires = ["AArch64::FeatureRME"] in {
 640 defm : TLBI<"RPAOS",        0b110, 0b1000, 0b0100, 0b011>;
 641 defm : TLBI<"RPALOS",       0b110, 0b1000, 0b0100, 0b111>;
 642 defm : TLBI<"PAALLOS",      0b110, 0b1000, 0b0001, 0b100, 0>;
 643 defm : TLBI<"PAALL",        0b110, 0b1000, 0b0111, 0b100, 0>;
 644 }
 645
 646 // Armv9.5-A TLBI VMALL for Dirty State
 647 let Requires = ["AArch64::FeatureTLBIW"] in {
 648 //                           op1,   CRn,    CRm,    op2,   needsreg
 649 defm : TLBI<"VMALLWS2E1",    0b100, 0b1000, 0b0110, 0b010, 0>;
 650 defm : TLBI<"VMALLWS2E1IS",  0b100, 0b1000, 0b0010, 0b010, 0>;
 651 defm : TLBI<"VMALLWS2E1OS",  0b100, 0b1000, 0b0101, 0b010, 0>;
 652 }
 653
 654 //===----------------------------------------------------------------------===//
 655 // MRS/MSR (system register read/write) instruction options.
 656 //===----------------------------------------------------------------------===//
 657
 658 class SysReg<string name, bits<2> op0, bits<3> op1, bits<4> crn, bits<4> crm,
 659              bits<3> op2> : SearchableTable {
 660   let SearchableFields = ["Name", "Encoding"];
 661   let EnumValueField = "Encoding";
 662
 663   string Name = name;
 664   string AltName = name;
 665   bits<16> Encoding;
 666   let Encoding{15-14} = op0;
 667   let Encoding{13-11} = op1;
 668   let Encoding{10-7} = crn;
 669   let Encoding{6-3} = crm;
 670   let Encoding{2-0} = op2;
 671   bit Readable = ?;
 672   bit Writeable = ?;
 673   code Requires = [{ {} }];
 674 }
 675
 676 class RWSysReg<string name, bits<2> op0, bits<3> op1, bits<4> crn, bits<4> crm,
 677                bits<3> op2>
 678     : SysReg<name, op0, op1, crn, crm, op2> {
 679   let Readable = 1;
 680   let Writeable = 1;
 681 }
 682
 683 class ROSysReg<string name, bits<2> op0, bits<3> op1, bits<4> crn, bits<4> crm,
 684                bits<3> op2>
 685     : SysReg<name, op0, op1, crn, crm, op2> {
 686   let Readable = 1;
 687   let Writeable = 0;
 688 }
 689
 690 class WOSysReg<string name, bits<2> op0, bits<3> op1, bits<4> crn, bits<4> crm,
 691                bits<3> op2>
 692     : SysReg<name, op0, op1, crn, crm, op2> {
 693   let Readable = 0;
 694   let Writeable = 1;
 695 }
 696
 697 //===----------------------
 698 // Read-only regs
 699 //===----------------------
 700
 701 //                                    Op0    Op1     CRn     CRm    Op2
 702 def : ROSysReg<"MDCCSR_EL0",         0b10, 0b011, 0b0000, 0b0001, 0b000>;
 703 def : ROSysReg<"DBGDTRRX_EL0",       0b10, 0b011, 0b0000, 0b0101, 0b000>;
 704 def : ROSysReg<"MDRAR_EL1",          0b10, 0b000, 0b0001, 0b0000, 0b000>;
 705 def : ROSysReg<"OSLSR_EL1",          0b10, 0b000, 0b0001, 0b0001, 0b100>;
 706 def : ROSysReg<"DBGAUTHSTATUS_EL1",  0b10, 0b000, 0b0111, 0b1110, 0b110>;
 707 def : ROSysReg<"PMCEID0_EL0",        0b11, 0b011, 0b1001, 0b1100, 0b110>;
 708 def : ROSysReg<"PMCEID1_EL0",        0b11, 0b011, 0b1001, 0b1100, 0b111>;
 709 def : ROSysReg<"PMMIR_EL1",          0b11, 0b000, 0b1001, 0b1110, 0b110>;
 710 def : ROSysReg<"MIDR_EL1",           0b11, 0b000, 0b0000, 0b0000, 0b000>;
 711 def : ROSysReg<"CCSIDR_EL1",         0b11, 0b001, 0b0000, 0b0000, 0b000>;
 712
 713 //v8.3 CCIDX - extending the CCsIDr number of sets
 714 def : ROSysReg<"CCSIDR2_EL1",        0b11, 0b001, 0b0000, 0b0000, 0b010> {
 715   let Requires = [{ {AArch64::FeatureCCIDX} }];
 716 }
 717 def : ROSysReg<"CLIDR_EL1",          0b11, 0b001, 0b0000, 0b0000, 0b001>;
 718 def : ROSysReg<"CTR_EL0",            0b11, 0b011, 0b0000, 0b0000, 0b001>;
 719 def : ROSysReg<"MPIDR_EL1",          0b11, 0b000, 0b0000, 0b0000, 0b101>;
 720 def : ROSysReg<"REVIDR_EL1",         0b11, 0b000, 0b0000, 0b0000, 0b110>;
 721 def : ROSysReg<"AIDR_EL1",           0b11, 0b001, 0b0000, 0b0000, 0b111>;
 722 def : ROSysReg<"DCZID_EL0",          0b11, 0b011, 0b0000, 0b0000, 0b111>;
 723 def : ROSysReg<"ID_PFR0_EL1",        0b11, 0b000, 0b0000, 0b0001, 0b000>;
 724 def : ROSysReg<"ID_PFR1_EL1",        0b11, 0b000, 0b0000, 0b0001, 0b001>;
 725 def : ROSysReg<"ID_PFR2_EL1",        0b11, 0b000, 0b0000, 0b0011, 0b100> {
 726     let Requires = [{ {AArch64::FeatureSpecRestrict} }];
 727 }
 728 def : ROSysReg<"ID_DFR0_EL1",        0b11, 0b000, 0b0000, 0b0001, 0b010>;
 729 def : ROSysReg<"ID_DFR1_EL1",        0b11, 0b000, 0b0000, 0b0011, 0b101>;
 730 def : ROSysReg<"ID_AFR0_EL1",        0b11, 0b000, 0b0000, 0b0001, 0b011>;
 731 def : ROSysReg<"ID_MMFR0_EL1",       0b11, 0b000, 0b0000, 0b0001, 0b100>;
 732 def : ROSysReg<"ID_MMFR1_EL1",       0b11, 0b000, 0b0000, 0b0001, 0b101>;
 733 def : ROSysReg<"ID_MMFR2_EL1",       0b11, 0b000, 0b0000, 0b0001, 0b110>;
 734 def : ROSysReg<"ID_MMFR3_EL1",       0b11, 0b000, 0b0000, 0b0001, 0b111>;
 735 def : ROSysReg<"ID_ISAR0_EL1",       0b11, 0b000, 0b0000, 0b0010, 0b000>;
 736 def : ROSysReg<"ID_ISAR1_EL1",       0b11, 0b000, 0b0000, 0b0010, 0b001>;
 737 def : ROSysReg<"ID_ISAR2_EL1",       0b11, 0b000, 0b0000, 0b0010, 0b010>;
 738 def : ROSysReg<"ID_ISAR3_EL1",       0b11, 0b000, 0b0000, 0b0010, 0b011>;
 739 def : ROSysReg<"ID_ISAR4_EL1",       0b11, 0b000, 0b0000, 0b0010, 0b100>;
 740 def : ROSysReg<"ID_ISAR5_EL1",       0b11, 0b000, 0b0000, 0b0010, 0b101>;
 741 def : ROSysReg<"ID_ISAR6_EL1",       0b11, 0b000, 0b0000, 0b0010, 0b111> {
 742   let Requires = [{ {AArch64::HasV8_2aOps} }];
 743 }
 744 def : ROSysReg<"ID_AA64PFR0_EL1",     0b11, 0b000, 0b0000, 0b0100, 0b000>;
 745 def : ROSysReg<"ID_AA64PFR1_EL1",     0b11, 0b000, 0b0000, 0b0100, 0b001>;
 746 def : ROSysReg<"ID_AA64PFR2_EL1",     0b11, 0b000, 0b0000, 0b0100, 0b010>;
 747 def : ROSysReg<"ID_AA64DFR0_EL1",     0b11, 0b000, 0b0000, 0b0101, 0b000>;
 748 def : ROSysReg<"ID_AA64DFR1_EL1",     0b11, 0b000, 0b0000, 0b0101, 0b001>;
 749 def : ROSysReg<"ID_AA64DFR2_EL1",     0b11, 0b000, 0b0000, 0b0101, 0b010>;
 750 def : ROSysReg<"ID_AA64AFR0_EL1",     0b11, 0b000, 0b0000, 0b0101, 0b100>;
 751 def : ROSysReg<"ID_AA64AFR1_EL1",     0b11, 0b000, 0b0000, 0b0101, 0b101>;
 752 def : ROSysReg<"ID_AA64ISAR0_EL1",    0b11, 0b000, 0b0000, 0b0110, 0b000>;
 753 def : ROSysReg<"ID_AA64ISAR1_EL1",    0b11, 0b000, 0b0000, 0b0110, 0b001>;
 754 def : ROSysReg<"ID_AA64ISAR2_EL1",    0b11, 0b000, 0b0000, 0b0110, 0b010>;
 755 def : ROSysReg<"ID_AA64ISAR3_EL1",    0b11, 0b000, 0b0000, 0b0110, 0b011>;
 756 def : ROSysReg<"ID_AA64MMFR0_EL1",    0b11, 0b000, 0b0000, 0b0111, 0b000>;
 757 def : ROSysReg<"ID_AA64MMFR1_EL1",    0b11, 0b000, 0b0000, 0b0111, 0b001>;
 758 def : ROSysReg<"ID_AA64MMFR2_EL1",    0b11, 0b000, 0b0000, 0b0111, 0b010>;
 759 def : ROSysReg<"ID_AA64MMFR3_EL1",    0b11, 0b000, 0b0000, 0b0111, 0b011>;
 760 def : ROSysReg<"ID_AA64MMFR4_EL1",    0b11, 0b000, 0b0000, 0b0111, 0b100>;
 761 def : ROSysReg<"MVFR0_EL1",           0b11, 0b000, 0b0000, 0b0011, 0b000>;
 762 def : ROSysReg<"MVFR1_EL1",           0b11, 0b000, 0b0000, 0b0011, 0b001>;
 763 def : ROSysReg<"MVFR2_EL1",           0b11, 0b000, 0b0000, 0b0011, 0b010>;
 764 def : ROSysReg<"RVBAR_EL1",           0b11, 0b000, 0b1100, 0b0000, 0b001>;
 765 def : ROSysReg<"RVBAR_EL2",           0b11, 0b100, 0b1100, 0b0000, 0b001>;
 766 def : ROSysReg<"RVBAR_EL3",           0b11, 0b110, 0b1100, 0b0000, 0b001>;
 767 def : ROSysReg<"ISR_EL1",             0b11, 0b000, 0b1100, 0b0001, 0b000>;
 768 def : ROSysReg<"CNTPCT_EL0",          0b11, 0b011, 0b1110, 0b0000, 0b001>;
 769 def : ROSysReg<"CNTVCT_EL0",          0b11, 0b011, 0b1110, 0b0000, 0b010>;
 770 def : ROSysReg<"ID_MMFR4_EL1",        0b11, 0b000, 0b0000, 0b0010, 0b110>;
 771 def : ROSysReg<"ID_MMFR5_EL1",        0b11, 0b000, 0b0000, 0b0011, 0b110>;
 772
 773 // Trace registers
 774 //                                   Op0    Op1     CRn     CRm    Op2
 775 def : ROSysReg<"TRCSTATR",           0b10, 0b001, 0b0000, 0b0011, 0b000>;
 776 def : ROSysReg<"TRCIDR8",            0b10, 0b001, 0b0000, 0b0000, 0b110>;
 777 def : ROSysReg<"TRCIDR9",            0b10, 0b001, 0b0000, 0b0001, 0b110>;
 778 def : ROSysReg<"TRCIDR10",           0b10, 0b001, 0b0000, 0b0010, 0b110>;
 779 def : ROSysReg<"TRCIDR11",           0b10, 0b001, 0b0000, 0b0011, 0b110>;
 780 def : ROSysReg<"TRCIDR12",           0b10, 0b001, 0b0000, 0b0100, 0b110>;
 781 def : ROSysReg<"TRCIDR13",           0b10, 0b001, 0b0000, 0b0101, 0b110>;
 782 def : ROSysReg<"TRCIDR0",            0b10, 0b001, 0b0000, 0b1000, 0b111>;
 783 def : ROSysReg<"TRCIDR1",            0b10, 0b001, 0b0000, 0b1001, 0b111>;
 784 def : ROSysReg<"TRCIDR2",            0b10, 0b001, 0b0000, 0b1010, 0b111>;
 785 def : ROSysReg<"TRCIDR3",            0b10, 0b001, 0b0000, 0b1011, 0b111>;
 786 def : ROSysReg<"TRCIDR4",            0b10, 0b001, 0b0000, 0b1100, 0b111>;
 787 def : ROSysReg<"TRCIDR5",            0b10, 0b001, 0b0000, 0b1101, 0b111>;
 788 def : ROSysReg<"TRCIDR6",            0b10, 0b001, 0b0000, 0b1110, 0b111>;
 789 def : ROSysReg<"TRCIDR7",            0b10, 0b001, 0b0000, 0b1111, 0b111>;
 790 def : ROSysReg<"TRCOSLSR",           0b10, 0b001, 0b0001, 0b0001, 0b100>;
 791 def : ROSysReg<"TRCPDSR",            0b10, 0b001, 0b0001, 0b0101, 0b100>;
 792 def : ROSysReg<"TRCDEVAFF0",         0b10, 0b001, 0b0111, 0b1010, 0b110>;
 793 def : ROSysReg<"TRCDEVAFF1",         0b10, 0b001, 0b0111, 0b1011, 0b110>;
 794 def : ROSysReg<"TRCLSR",             0b10, 0b001, 0b0111, 0b1101, 0b110>;
 795 def : ROSysReg<"TRCAUTHSTATUS",      0b10, 0b001, 0b0111, 0b1110, 0b110>;
 796 def : ROSysReg<"TRCDEVARCH",         0b10, 0b001, 0b0111, 0b1111, 0b110>;
 797 def : ROSysReg<"TRCDEVID",           0b10, 0b001, 0b0111, 0b0010, 0b111>;
 798 def : ROSysReg<"TRCDEVTYPE",         0b10, 0b001, 0b0111, 0b0011, 0b111>;
 799 def : ROSysReg<"TRCPIDR4",           0b10, 0b001, 0b0111, 0b0100, 0b111>;
 800 def : ROSysReg<"TRCPIDR5",           0b10, 0b001, 0b0111, 0b0101, 0b111>;
 801 def : ROSysReg<"TRCPIDR6",           0b10, 0b001, 0b0111, 0b0110, 0b111>;
 802 def : ROSysReg<"TRCPIDR7",           0b10, 0b001, 0b0111, 0b0111, 0b111>;
 803 def : ROSysReg<"TRCPIDR0",           0b10, 0b001, 0b0111, 0b1000, 0b111>;
 804 def : ROSysReg<"TRCPIDR1",           0b10, 0b001, 0b0111, 0b1001, 0b111>;
 805 def : ROSysReg<"TRCPIDR2",           0b10, 0b001, 0b0111, 0b1010, 0b111>;
 806 def : ROSysReg<"TRCPIDR3",           0b10, 0b001, 0b0111, 0b1011, 0b111>;
 807 def : ROSysReg<"TRCCIDR0",           0b10, 0b001, 0b0111, 0b1100, 0b111>;
 808 def : ROSysReg<"TRCCIDR1",           0b10, 0b001, 0b0111, 0b1101, 0b111>;
 809 def : ROSysReg<"TRCCIDR2",           0b10, 0b001, 0b0111, 0b1110, 0b111>;
 810 def : ROSysReg<"TRCCIDR3",           0b10, 0b001, 0b0111, 0b1111, 0b111>;
 811
 812 // GICv3 registers
 813 //                                 Op0    Op1     CRn     CRm    Op2
 814 def : ROSysReg<"ICC_IAR1_EL1",       0b11, 0b000, 0b1100, 0b1100, 0b000>;
 815 def : ROSysReg<"ICC_IAR0_EL1",       0b11, 0b000, 0b1100, 0b1000, 0b000>;
 816 def : ROSysReg<"ICC_HPPIR1_EL1",     0b11, 0b000, 0b1100, 0b1100, 0b010>;
 817 def : ROSysReg<"ICC_HPPIR0_EL1",     0b11, 0b000, 0b1100, 0b1000, 0b010>;
 818 def : ROSysReg<"ICC_RPR_EL1",        0b11, 0b000, 0b1100, 0b1011, 0b011>;
 819 def : ROSysReg<"ICH_VTR_EL2",        0b11, 0b100, 0b1100, 0b1011, 0b001>;
 820 def : ROSysReg<"ICH_EISR_EL2",       0b11, 0b100, 0b1100, 0b1011, 0b011>;
 821 def : ROSysReg<"ICH_ELRSR_EL2",      0b11, 0b100, 0b1100, 0b1011, 0b101>;
 822
 823 // SVE control registers
 824 //                                   Op0   Op1    CRn     CRm     Op2
 825 let Requires = [{ {AArch64::FeatureSVE} }] in {
 826 def : ROSysReg<"ID_AA64ZFR0_EL1",    0b11, 0b000, 0b0000, 0b0100, 0b100>;
 827 }
 828
 829 // v8.1a "Limited Ordering Regions" extension-specific system register
 830 //                         Op0    Op1     CRn     CRm    Op2
 831 let Requires = [{ {AArch64::FeatureLOR} }] in
 832 def : ROSysReg<"LORID_EL1",  0b11, 0b000, 0b1010, 0b0100, 0b111>;
 833
 834 // v8.2a "RAS extension" registers
 835 //                         Op0    Op1     CRn     CRm    Op2
 836 let Requires = [{ {AArch64::FeatureRAS} }] in {
 837 def : ROSysReg<"ERRIDR_EL1", 0b11, 0b000, 0b0101, 0b0011, 0b000>;
 838 def : ROSysReg<"ERXFR_EL1",  0b11, 0b000, 0b0101, 0b0100, 0b000>;
 839 }
 840
 841 // v8.5a "random number" registers
 842 //                       Op0   Op1    CRn     CRm     Op2
 843 let Requires = [{ {AArch64::FeatureRandGen} }] in {
 844 def : ROSysReg<"RNDR",   0b11, 0b011, 0b0010, 0b0100, 0b000>;
 845 def : ROSysReg<"RNDRRS", 0b11, 0b011, 0b0010, 0b0100, 0b001>;
 846 }
 847
 848 // v8.5a Software Context Number registers
 849 let Requires = [{ {AArch64::FeatureSpecRestrict} }] in {
 850 def : RWSysReg<"SCXTNUM_EL0", 0b11, 0b011, 0b1101, 0b0000, 0b111>;
 851 def : RWSysReg<"SCXTNUM_EL1", 0b11, 0b000, 0b1101, 0b0000, 0b111>;
 852 def : RWSysReg<"SCXTNUM_EL2", 0b11, 0b100, 0b1101, 0b0000, 0b111>;
 853 def : RWSysReg<"SCXTNUM_EL3", 0b11, 0b110, 0b1101, 0b0000, 0b111>;
 854 def : RWSysReg<"SCXTNUM_EL12", 0b11, 0b101, 0b1101, 0b0000, 0b111>;
 855 }
 856
 857 // v9a Realm Management Extension registers
 858 let Requires = [{ {AArch64::FeatureRME} }] in {
 859 def : RWSysReg<"GPCCR_EL3", 0b11, 0b110, 0b0010, 0b0001, 0b110>;
 860 def : RWSysReg<"GPTBR_EL3", 0b11, 0b110, 0b0010, 0b0001, 0b100>;
 861 }
 862 // MFAR_EL3 is part of both FEAT_RME and FEAT_PFAR (further below). The latter
 863 // is unconditional so this register has to be too.
 864 def : RWSysReg<"MFAR_EL3",  0b11, 0b110, 0b0110, 0b0000, 0b101>;
 865
 866 // v9a Memory Encryption Contexts Extension registers
 867 let Requires = [{ {AArch64::FeatureMEC} }] in {
 868 def : ROSysReg<"MECIDR_EL2",     0b11, 0b100, 0b1010, 0b1000, 0b111>;
 869 def : RWSysReg<"MECID_P0_EL2",   0b11, 0b100, 0b1010, 0b1000, 0b000>;
 870 def : RWSysReg<"MECID_A0_EL2",   0b11, 0b100, 0b1010, 0b1000, 0b001>;
 871 def : RWSysReg<"MECID_P1_EL2",   0b11, 0b100, 0b1010, 0b1000, 0b010>;
 872 def : RWSysReg<"MECID_A1_EL2",   0b11, 0b100, 0b1010, 0b1000, 0b011>;
 873 def : RWSysReg<"VMECID_P_EL2",   0b11, 0b100, 0b1010, 0b1001, 0b000>;
 874 def : RWSysReg<"VMECID_A_EL2",   0b11, 0b100, 0b1010, 0b1001, 0b001>;
 875 def : RWSysReg<"MECID_RL_A_EL3", 0b11, 0b110, 0b1010, 0b1010, 0b001>;
 876 }
 877
 878 // v9-a Scalable Matrix Extension (SME) registers
 879 //                                 Op0   Op1    CRn     CRm     Op2
 880 let Requires = [{ {AArch64::FeatureSME} }] in {
 881 def : ROSysReg<"ID_AA64SMFR0_EL1", 0b11, 0b000, 0b0000, 0b0100, 0b101>;
 882 }
 883
 884 //===----------------------
 885 // Write-only regs
 886 //===----------------------
 887
 888 //                                 Op0    Op1     CRn     CRm    Op2
 889 def : WOSysReg<"DBGDTRTX_EL0",       0b10, 0b011, 0b0000, 0b0101, 0b000>;
 890 def : WOSysReg<"OSLAR_EL1",          0b10, 0b000, 0b0001, 0b0000, 0b100>;
 891 def : WOSysReg<"PMSWINC_EL0",        0b11, 0b011, 0b1001, 0b1100, 0b100>;
 892
 893 // Trace Registers
 894 //                                 Op0    Op1     CRn     CRm    Op2
 895 def : WOSysReg<"TRCOSLAR",           0b10, 0b001, 0b0001, 0b0000, 0b100>;
 896 def : WOSysReg<"TRCLAR",             0b10, 0b001, 0b0111, 0b1100, 0b110>;
 897
 898 // GICv3 registers
 899 //                                 Op0    Op1     CRn     CRm    Op2
 900 def : WOSysReg<"ICC_EOIR1_EL1",      0b11, 0b000, 0b1100, 0b1100, 0b001>;
 901 def : WOSysReg<"ICC_EOIR0_EL1",      0b11, 0b000, 0b1100, 0b1000, 0b001>;
 902 def : WOSysReg<"ICC_DIR_EL1",        0b11, 0b000, 0b1100, 0b1011, 0b001>;
 903 def : WOSysReg<"ICC_SGI1R_EL1",      0b11, 0b000, 0b1100, 0b1011, 0b101>;
 904 def : WOSysReg<"ICC_ASGI1R_EL1",     0b11, 0b000, 0b1100, 0b1011, 0b110>;
 905 def : WOSysReg<"ICC_SGI0R_EL1",      0b11, 0b000, 0b1100, 0b1011, 0b111>;
 906
 907 //===----------------------
 908 // Read-write regs
 909 //===----------------------
 910
 911 //                                   Op0   Op1    CRn     CRm     Op2
 912 def : RWSysReg<"OSDTRRX_EL1",        0b10, 0b000, 0b0000, 0b0000, 0b010>;
 913 def : RWSysReg<"OSDTRTX_EL1",        0b10, 0b000, 0b0000, 0b0011, 0b010>;
 914 def : RWSysReg<"TEECR32_EL1",        0b10, 0b010, 0b0000, 0b0000, 0b000>;
 915 def : RWSysReg<"MDCCINT_EL1",        0b10, 0b000, 0b0000, 0b0010, 0b000>;
 916 def : RWSysReg<"MDSCR_EL1",          0b10, 0b000, 0b0000, 0b0010, 0b010>;
 917 def : RWSysReg<"DBGDTR_EL0",         0b10, 0b011, 0b0000, 0b0100, 0b000>;
 918 def : RWSysReg<"OSECCR_EL1",         0b10, 0b000, 0b0000, 0b0110, 0b010>;
 919 def : RWSysReg<"DBGVCR32_EL2",       0b10, 0b100, 0b0000, 0b0111, 0b000>;
 920 foreach n = 0-15 in {
 921   defvar nb = !cast<bits<4>>(n);
 922   //                                 Op0   Op1    CRn     CRm Op2
 923   def : RWSysReg<"DBGBVR"#n#"_EL1",  0b10, 0b000, 0b0000, nb, 0b100>;
 924   def : RWSysReg<"DBGBCR"#n#"_EL1",  0b10, 0b000, 0b0000, nb, 0b101>;
 925   def : RWSysReg<"DBGWVR"#n#"_EL1",  0b10, 0b000, 0b0000, nb, 0b110>;
 926   def : RWSysReg<"DBGWCR"#n#"_EL1",  0b10, 0b000, 0b0000, nb, 0b111>;
 927 }
 928 //                                   Op0   Op1    CRn     CRm     Op2
 929 def : RWSysReg<"TEEHBR32_EL1",       0b10, 0b010, 0b0001, 0b0000, 0b000>;
 930 def : RWSysReg<"OSDLR_EL1",          0b10, 0b000, 0b0001, 0b0011, 0b100>;
 931 def : RWSysReg<"DBGPRCR_EL1",        0b10, 0b000, 0b0001, 0b0100, 0b100>;
 932 def : RWSysReg<"DBGCLAIMSET_EL1",    0b10, 0b000, 0b0111, 0b1000, 0b110>;
 933 def : RWSysReg<"DBGCLAIMCLR_EL1",    0b10, 0b000, 0b0111, 0b1001, 0b110>;
 934 def : RWSysReg<"CSSELR_EL1",         0b11, 0b010, 0b0000, 0b0000, 0b000>;
 935 def : RWSysReg<"VPIDR_EL2",          0b11, 0b100, 0b0000, 0b0000, 0b000>;
 936 def : RWSysReg<"VMPIDR_EL2",         0b11, 0b100, 0b0000, 0b0000, 0b101>;
 937 def : RWSysReg<"CPACR_EL1",          0b11, 0b000, 0b0001, 0b0000, 0b010>;
 938 def : RWSysReg<"SCTLR_EL1",          0b11, 0b000, 0b0001, 0b0000, 0b000>;
 939 def : RWSysReg<"SCTLR_EL2",          0b11, 0b100, 0b0001, 0b0000, 0b000>;
 940 def : RWSysReg<"SCTLR_EL3",          0b11, 0b110, 0b0001, 0b0000, 0b000>;
 941 def : RWSysReg<"ACTLR_EL1",          0b11, 0b000, 0b0001, 0b0000, 0b001>;
 942 def : RWSysReg<"ACTLR_EL2",          0b11, 0b100, 0b0001, 0b0000, 0b001>;
 943 def : RWSysReg<"ACTLR_EL3",          0b11, 0b110, 0b0001, 0b0000, 0b001>;
 944 def : RWSysReg<"HCR_EL2",            0b11, 0b100, 0b0001, 0b0001, 0b000>;
 945 def : RWSysReg<"HCRX_EL2",           0b11, 0b100, 0b0001, 0b0010, 0b010> {
 946   let Requires = [{ {AArch64::FeatureHCX} }];
 947 }
 948 def : RWSysReg<"SCR_EL3",            0b11, 0b110, 0b0001, 0b0001, 0b000>;
 949 def : RWSysReg<"MDCR_EL2",           0b11, 0b100, 0b0001, 0b0001, 0b001>;
 950 def : RWSysReg<"SDER32_EL3",         0b11, 0b110, 0b0001, 0b0001, 0b001>;
 951 def : RWSysReg<"CPTR_EL2",           0b11, 0b100, 0b0001, 0b0001, 0b010>;
 952 def : RWSysReg<"CPTR_EL3",           0b11, 0b110, 0b0001, 0b0001, 0b010>;
 953 def : RWSysReg<"HSTR_EL2",           0b11, 0b100, 0b0001, 0b0001, 0b011>;
 954 def : RWSysReg<"HACR_EL2",           0b11, 0b100, 0b0001, 0b0001, 0b111>;
 955 def : RWSysReg<"MDCR_EL3",           0b11, 0b110, 0b0001, 0b0011, 0b001>;
 956 def : RWSysReg<"TTBR0_EL1",          0b11, 0b000, 0b0010, 0b0000, 0b000>;
 957 def : RWSysReg<"TTBR0_EL3",          0b11, 0b110, 0b0010, 0b0000, 0b000>;
 958
 959 let Requires = [{ {AArch64::FeatureEL2VMSA} }] in {
 960 def : RWSysReg<"TTBR0_EL2",          0b11, 0b100, 0b0010, 0b0000, 0b000> {
 961   let AltName = "VSCTLR_EL2";
 962 }
 963 def : RWSysReg<"VTTBR_EL2",          0b11, 0b100, 0b0010, 0b0001, 0b000>;
 964 }
 965
 966 def : RWSysReg<"TTBR1_EL1",          0b11, 0b000, 0b0010, 0b0000, 0b001>;
 967 def : RWSysReg<"TCR_EL1",            0b11, 0b000, 0b0010, 0b0000, 0b010>;
 968 def : RWSysReg<"TCR_EL2",            0b11, 0b100, 0b0010, 0b0000, 0b010>;
 969 def : RWSysReg<"TCR_EL3",            0b11, 0b110, 0b0010, 0b0000, 0b010>;
 970 def : RWSysReg<"VTCR_EL2",           0b11, 0b100, 0b0010, 0b0001, 0b010>;
 971 def : RWSysReg<"DACR32_EL2",         0b11, 0b100, 0b0011, 0b0000, 0b000>;
 972 def : RWSysReg<"SPSR_EL1",           0b11, 0b000, 0b0100, 0b0000, 0b000>;
 973 def : RWSysReg<"SPSR_EL2",           0b11, 0b100, 0b0100, 0b0000, 0b000>;
 974 def : RWSysReg<"SPSR_EL3",           0b11, 0b110, 0b0100, 0b0000, 0b000>;
 975 def : RWSysReg<"ELR_EL1",            0b11, 0b000, 0b0100, 0b0000, 0b001>;
 976 def : RWSysReg<"ELR_EL2",            0b11, 0b100, 0b0100, 0b0000, 0b001>;
 977 def : RWSysReg<"ELR_EL3",            0b11, 0b110, 0b0100, 0b0000, 0b001>;
 978 def : RWSysReg<"SP_EL0",             0b11, 0b000, 0b0100, 0b0001, 0b000>;
 979 def : RWSysReg<"SP_EL1",             0b11, 0b100, 0b0100, 0b0001, 0b000>;
 980 def : RWSysReg<"SP_EL2",             0b11, 0b110, 0b0100, 0b0001, 0b000>;
 981 def : RWSysReg<"SPSel",              0b11, 0b000, 0b0100, 0b0010, 0b000>;
 982 def : RWSysReg<"NZCV",               0b11, 0b011, 0b0100, 0b0010, 0b000>;
 983 def : RWSysReg<"DAIF",               0b11, 0b011, 0b0100, 0b0010, 0b001>;
 984 def : ROSysReg<"CurrentEL",          0b11, 0b000, 0b0100, 0b0010, 0b010>;
 985 def : RWSysReg<"SPSR_irq",           0b11, 0b100, 0b0100, 0b0011, 0b000>;
 986 def : RWSysReg<"SPSR_abt",           0b11, 0b100, 0b0100, 0b0011, 0b001>;
 987 def : RWSysReg<"SPSR_und",           0b11, 0b100, 0b0100, 0b0011, 0b010>;
 988 def : RWSysReg<"SPSR_fiq",           0b11, 0b100, 0b0100, 0b0011, 0b011>;
 989 let Requires = [{ {AArch64::FeatureFPARMv8} }] in {
 990 def : RWSysReg<"FPCR",               0b11, 0b011, 0b0100, 0b0100, 0b000>;
 991 def : RWSysReg<"FPSR",               0b11, 0b011, 0b0100, 0b0100, 0b001>;
 992 }
 993 def : RWSysReg<"DSPSR_EL0",          0b11, 0b011, 0b0100, 0b0101, 0b000>;
 994 def : RWSysReg<"DLR_EL0",            0b11, 0b011, 0b0100, 0b0101, 0b001>;
 995 def : RWSysReg<"IFSR32_EL2",         0b11, 0b100, 0b0101, 0b0000, 0b001>;
 996 def : RWSysReg<"AFSR0_EL1",          0b11, 0b000, 0b0101, 0b0001, 0b000>;
 997 def : RWSysReg<"AFSR0_EL2",          0b11, 0b100, 0b0101, 0b0001, 0b000>;
 998 def : RWSysReg<"AFSR0_EL3",          0b11, 0b110, 0b0101, 0b0001, 0b000>;
 999 def : RWSysReg<"AFSR1_EL1",          0b11, 0b000, 0b0101, 0b0001, 0b001>;
1000 def : RWSysReg<"AFSR1_EL2",          0b11, 0b100, 0b0101, 0b0001, 0b001>;
1001 def : RWSysReg<"AFSR1_EL3",          0b11, 0b110, 0b0101, 0b0001, 0b001>;
1002 def : RWSysReg<"ESR_EL1",            0b11, 0b000, 0b0101, 0b0010, 0b000>;
1003 def : RWSysReg<"ESR_EL2",            0b11, 0b100, 0b0101, 0b0010, 0b000>;
1004 def : RWSysReg<"ESR_EL3",            0b11, 0b110, 0b0101, 0b0010, 0b000>;
1005 def : RWSysReg<"FPEXC32_EL2",        0b11, 0b100, 0b0101, 0b0011, 0b000>;
1006 def : RWSysReg<"FAR_EL1",            0b11, 0b000, 0b0110, 0b0000, 0b000>;
1007 def : RWSysReg<"FAR_EL2",            0b11, 0b100, 0b0110, 0b0000, 0b000>;
1008 def : RWSysReg<"FAR_EL3",            0b11, 0b110, 0b0110, 0b0000, 0b000>;
1009 def : RWSysReg<"HPFAR_EL2",          0b11, 0b100, 0b0110, 0b0000, 0b100>;
1010 def : RWSysReg<"PAR_EL1",            0b11, 0b000, 0b0111, 0b0100, 0b000>;
1011 def : RWSysReg<"PMCR_EL0",           0b11, 0b011, 0b1001, 0b1100, 0b000>;
1012 def : RWSysReg<"PMCNTENSET_EL0",     0b11, 0b011, 0b1001, 0b1100, 0b001>;
1013 def : RWSysReg<"PMCNTENCLR_EL0",     0b11, 0b011, 0b1001, 0b1100, 0b010>;
1014 def : RWSysReg<"PMOVSCLR_EL0",       0b11, 0b011, 0b1001, 0b1100, 0b011>;
1015 def : RWSysReg<"PMSELR_EL0",         0b11, 0b011, 0b1001, 0b1100, 0b101>;
1016 def : RWSysReg<"PMCCNTR_EL0",        0b11, 0b011, 0b1001, 0b1101, 0b000>;
1017 def : RWSysReg<"PMXEVTYPER_EL0",     0b11, 0b011, 0b1001, 0b1101, 0b001>;
1018 def : RWSysReg<"PMXEVCNTR_EL0",      0b11, 0b011, 0b1001, 0b1101, 0b010>;
1019 def : RWSysReg<"PMUSERENR_EL0",      0b11, 0b011, 0b1001, 0b1110, 0b000>;
1020 def : RWSysReg<"PMINTENSET_EL1",     0b11, 0b000, 0b1001, 0b1110, 0b001>;
1021 def : RWSysReg<"PMINTENCLR_EL1",     0b11, 0b000, 0b1001, 0b1110, 0b010>;
1022 def : RWSysReg<"PMOVSSET_EL0",       0b11, 0b011, 0b1001, 0b1110, 0b011>;
1023 def : RWSysReg<"MAIR_EL1",           0b11, 0b000, 0b1010, 0b0010, 0b000>;
1024 def : RWSysReg<"MAIR_EL2",           0b11, 0b100, 0b1010, 0b0010, 0b000>;
1025 def : RWSysReg<"MAIR_EL3",           0b11, 0b110, 0b1010, 0b0010, 0b000>;
1026 def : RWSysReg<"AMAIR_EL1",          0b11, 0b000, 0b1010, 0b0011, 0b000>;
1027 def : RWSysReg<"AMAIR_EL2",          0b11, 0b100, 0b1010, 0b0011, 0b000>;
1028 def : RWSysReg<"AMAIR_EL3",          0b11, 0b110, 0b1010, 0b0011, 0b000>;
1029 def : RWSysReg<"VBAR_EL1",           0b11, 0b000, 0b1100, 0b0000, 0b000>;
1030 def : RWSysReg<"VBAR_EL2",           0b11, 0b100, 0b1100, 0b0000, 0b000>;
1031 def : RWSysReg<"VBAR_EL3",           0b11, 0b110, 0b1100, 0b0000, 0b000>;
1032 def : RWSysReg<"RMR_EL1",            0b11, 0b000, 0b1100, 0b0000, 0b010>;
1033 def : RWSysReg<"RMR_EL2",            0b11, 0b100, 0b1100, 0b0000, 0b010>;
1034 def : RWSysReg<"RMR_EL3",            0b11, 0b110, 0b1100, 0b0000, 0b010>;
1035 def : RWSysReg<"CONTEXTIDR_EL1",     0b11, 0b000, 0b1101, 0b0000, 0b001>;
1036 def : RWSysReg<"TPIDR_EL0",          0b11, 0b011, 0b1101, 0b0000, 0b010>;
1037 def : RWSysReg<"TPIDR_EL2",          0b11, 0b100, 0b1101, 0b0000, 0b010>;
1038 def : RWSysReg<"TPIDR_EL3",          0b11, 0b110, 0b1101, 0b0000, 0b010>;
1039 def : RWSysReg<"TPIDRRO_EL0",        0b11, 0b011, 0b1101, 0b0000, 0b011>;
1040 def : RWSysReg<"TPIDR_EL1",          0b11, 0b000, 0b1101, 0b0000, 0b100>;
1041 def : RWSysReg<"CNTFRQ_EL0",         0b11, 0b011, 0b1110, 0b0000, 0b000>;
1042 def : RWSysReg<"CNTVOFF_EL2",        0b11, 0b100, 0b1110, 0b0000, 0b011>;
1043 def : RWSysReg<"CNTKCTL_EL1",        0b11, 0b000, 0b1110, 0b0001, 0b000>;
1044 def : RWSysReg<"CNTHCTL_EL2",        0b11, 0b100, 0b1110, 0b0001, 0b000>;
1045 def : RWSysReg<"CNTP_TVAL_EL0",      0b11, 0b011, 0b1110, 0b0010, 0b000>;
1046 def : RWSysReg<"CNTHP_TVAL_EL2",     0b11, 0b100, 0b1110, 0b0010, 0b000>;
1047 def : RWSysReg<"CNTPS_TVAL_EL1",     0b11, 0b111, 0b1110, 0b0010, 0b000>;
1048 def : RWSysReg<"CNTP_CTL_EL0",       0b11, 0b011, 0b1110, 0b0010, 0b001>;
1049 def : RWSysReg<"CNTHP_CTL_EL2",      0b11, 0b100, 0b1110, 0b0010, 0b001>;
1050 def : RWSysReg<"CNTPS_CTL_EL1",      0b11, 0b111, 0b1110, 0b0010, 0b001>;
1051 def : RWSysReg<"CNTP_CVAL_EL0",      0b11, 0b011, 0b1110, 0b0010, 0b010>;
1052 def : RWSysReg<"CNTHP_CVAL_EL2",     0b11, 0b100, 0b1110, 0b0010, 0b010>;
1053 def : RWSysReg<"CNTPS_CVAL_EL1",     0b11, 0b111, 0b1110, 0b0010, 0b010>;
1054 def : RWSysReg<"CNTV_TVAL_EL0",      0b11, 0b011, 0b1110, 0b0011, 0b000>;
1055 def : RWSysReg<"CNTV_CTL_EL0",       0b11, 0b011, 0b1110, 0b0011, 0b001>;
1056 def : RWSysReg<"CNTV_CVAL_EL0",      0b11, 0b011, 0b1110, 0b0011, 0b010>;
1057 def : RWSysReg<"PMEVCNTR0_EL0",      0b11, 0b011, 0b1110, 0b1000, 0b000>;
1058 def : RWSysReg<"PMEVCNTR1_EL0",      0b11, 0b011, 0b1110, 0b1000, 0b001>;
1059 def : RWSysReg<"PMEVCNTR2_EL0",      0b11, 0b011, 0b1110, 0b1000, 0b010>;
1060 def : RWSysReg<"PMEVCNTR3_EL0",      0b11, 0b011, 0b1110, 0b1000, 0b011>;
1061 def : RWSysReg<"PMEVCNTR4_EL0",      0b11, 0b011, 0b1110, 0b1000, 0b100>;
1062 def : RWSysReg<"PMEVCNTR5_EL0",      0b11, 0b011, 0b1110, 0b1000, 0b101>;
1063 def : RWSysReg<"PMEVCNTR6_EL0",      0b11, 0b011, 0b1110, 0b1000, 0b110>;
1064 def : RWSysReg<"PMEVCNTR7_EL0",      0b11, 0b011, 0b1110, 0b1000, 0b111>;
1065 def : RWSysReg<"PMEVCNTR8_EL0",      0b11, 0b011, 0b1110, 0b1001, 0b000>;
1066 def : RWSysReg<"PMEVCNTR9_EL0",      0b11, 0b011, 0b1110, 0b1001, 0b001>;
1067 def : RWSysReg<"PMEVCNTR10_EL0",     0b11, 0b011, 0b1110, 0b1001, 0b010>;
1068 def : RWSysReg<"PMEVCNTR11_EL0",     0b11, 0b011, 0b1110, 0b1001, 0b011>;
1069 def : RWSysReg<"PMEVCNTR12_EL0",     0b11, 0b011, 0b1110, 0b1001, 0b100>;
1070 def : RWSysReg<"PMEVCNTR13_EL0",     0b11, 0b011, 0b1110, 0b1001, 0b101>;
1071 def : RWSysReg<"PMEVCNTR14_EL0",     0b11, 0b011, 0b1110, 0b1001, 0b110>;
1072 def : RWSysReg<"PMEVCNTR15_EL0",     0b11, 0b011, 0b1110, 0b1001, 0b111>;
1073 def : RWSysReg<"PMEVCNTR16_EL0",     0b11, 0b011, 0b1110, 0b1010, 0b000>;
1074 def : RWSysReg<"PMEVCNTR17_EL0",     0b11, 0b011, 0b1110, 0b1010, 0b001>;
1075 def : RWSysReg<"PMEVCNTR18_EL0",     0b11, 0b011, 0b1110, 0b1010, 0b010>;
1076 def : RWSysReg<"PMEVCNTR19_EL0",     0b11, 0b011, 0b1110, 0b1010, 0b011>;
1077 def : RWSysReg<"PMEVCNTR20_EL0",     0b11, 0b011, 0b1110, 0b1010, 0b100>;
1078 def : RWSysReg<"PMEVCNTR21_EL0",     0b11, 0b011, 0b1110, 0b1010, 0b101>;
1079 def : RWSysReg<"PMEVCNTR22_EL0",     0b11, 0b011, 0b1110, 0b1010, 0b110>;
1080 def : RWSysReg<"PMEVCNTR23_EL0",     0b11, 0b011, 0b1110, 0b1010, 0b111>;
1081 def : RWSysReg<"PMEVCNTR24_EL0",     0b11, 0b011, 0b1110, 0b1011, 0b000>;
1082 def : RWSysReg<"PMEVCNTR25_EL0",     0b11, 0b011, 0b1110, 0b1011, 0b001>;
1083 def : RWSysReg<"PMEVCNTR26_EL0",     0b11, 0b011, 0b1110, 0b1011, 0b010>;
1084 def : RWSysReg<"PMEVCNTR27_EL0",     0b11, 0b011, 0b1110, 0b1011, 0b011>;
1085 def : RWSysReg<"PMEVCNTR28_EL0",     0b11, 0b011, 0b1110, 0b1011, 0b100>;
1086 def : RWSysReg<"PMEVCNTR29_EL0",     0b11, 0b011, 0b1110, 0b1011, 0b101>;
1087 def : RWSysReg<"PMEVCNTR30_EL0",     0b11, 0b011, 0b1110, 0b1011, 0b110>;
1088 def : RWSysReg<"PMCCFILTR_EL0",      0b11, 0b011, 0b1110, 0b1111, 0b111>;
1089 def : RWSysReg<"PMEVTYPER0_EL0",     0b11, 0b011, 0b1110, 0b1100, 0b000>;
1090 def : RWSysReg<"PMEVTYPER1_EL0",     0b11, 0b011, 0b1110, 0b1100, 0b001>;
1091 def : RWSysReg<"PMEVTYPER2_EL0",     0b11, 0b011, 0b1110, 0b1100, 0b010>;
1092 def : RWSysReg<"PMEVTYPER3_EL0",     0b11, 0b011, 0b1110, 0b1100, 0b011>;
1093 def : RWSysReg<"PMEVTYPER4_EL0",     0b11, 0b011, 0b1110, 0b1100, 0b100>;
1094 def : RWSysReg<"PMEVTYPER5_EL0",     0b11, 0b011, 0b1110, 0b1100, 0b101>;
1095 def : RWSysReg<"PMEVTYPER6_EL0",     0b11, 0b011, 0b1110, 0b1100, 0b110>;
1096 def : RWSysReg<"PMEVTYPER7_EL0",     0b11, 0b011, 0b1110, 0b1100, 0b111>;
1097 def : RWSysReg<"PMEVTYPER8_EL0",     0b11, 0b011, 0b1110, 0b1101, 0b000>;
1098 def : RWSysReg<"PMEVTYPER9_EL0",     0b11, 0b011, 0b1110, 0b1101, 0b001>;
1099 def : RWSysReg<"PMEVTYPER10_EL0",    0b11, 0b011, 0b1110, 0b1101, 0b010>;
1100 def : RWSysReg<"PMEVTYPER11_EL0",    0b11, 0b011, 0b1110, 0b1101, 0b011>;
1101 def : RWSysReg<"PMEVTYPER12_EL0",    0b11, 0b011, 0b1110, 0b1101, 0b100>;
1102 def : RWSysReg<"PMEVTYPER13_EL0",    0b11, 0b011, 0b1110, 0b1101, 0b101>;
1103 def : RWSysReg<"PMEVTYPER14_EL0",    0b11, 0b011, 0b1110, 0b1101, 0b110>;
1104 def : RWSysReg<"PMEVTYPER15_EL0",    0b11, 0b011, 0b1110, 0b1101, 0b111>;
1105 def : RWSysReg<"PMEVTYPER16_EL0",    0b11, 0b011, 0b1110, 0b1110, 0b000>;
1106 def : RWSysReg<"PMEVTYPER17_EL0",    0b11, 0b011, 0b1110, 0b1110, 0b001>;
1107 def : RWSysReg<"PMEVTYPER18_EL0",    0b11, 0b011, 0b1110, 0b1110, 0b010>;
1108 def : RWSysReg<"PMEVTYPER19_EL0",    0b11, 0b011, 0b1110, 0b1110, 0b011>;
1109 def : RWSysReg<"PMEVTYPER20_EL0",    0b11, 0b011, 0b1110, 0b1110, 0b100>;
1110 def : RWSysReg<"PMEVTYPER21_EL0",    0b11, 0b011, 0b1110, 0b1110, 0b101>;
1111 def : RWSysReg<"PMEVTYPER22_EL0",    0b11, 0b011, 0b1110, 0b1110, 0b110>;
1112 def : RWSysReg<"PMEVTYPER23_EL0",    0b11, 0b011, 0b1110, 0b1110, 0b111>;
1113 def : RWSysReg<"PMEVTYPER24_EL0",    0b11, 0b011, 0b1110, 0b1111, 0b000>;
1114 def : RWSysReg<"PMEVTYPER25_EL0",    0b11, 0b011, 0b1110, 0b1111, 0b001>;
1115 def : RWSysReg<"PMEVTYPER26_EL0",    0b11, 0b011, 0b1110, 0b1111, 0b010>;
1116 def : RWSysReg<"PMEVTYPER27_EL0",    0b11, 0b011, 0b1110, 0b1111, 0b011>;
1117 def : RWSysReg<"PMEVTYPER28_EL0",    0b11, 0b011, 0b1110, 0b1111, 0b100>;
1118 def : RWSysReg<"PMEVTYPER29_EL0",    0b11, 0b011, 0b1110, 0b1111, 0b101>;
1119 def : RWSysReg<"PMEVTYPER30_EL0",    0b11, 0b011, 0b1110, 0b1111, 0b110>;
1120
1121 // Trace registers
1122 //                                 Op0    Op1     CRn     CRm    Op2
1123 def : RWSysReg<"TRCPRGCTLR",         0b10, 0b001, 0b0000, 0b0001, 0b000>;
1124 def : RWSysReg<"TRCPROCSELR",        0b10, 0b001, 0b0000, 0b0010, 0b000>;
1125 def : RWSysReg<"TRCCONFIGR",         0b10, 0b001, 0b0000, 0b0100, 0b000>;
1126 def : RWSysReg<"TRCAUXCTLR",         0b10, 0b001, 0b0000, 0b0110, 0b000>;
1127 def : RWSysReg<"TRCEVENTCTL0R",      0b10, 0b001, 0b0000, 0b1000, 0b000>;
1128 def : RWSysReg<"TRCEVENTCTL1R",      0b10, 0b001, 0b0000, 0b1001, 0b000>;
1129 def : RWSysReg<"TRCSTALLCTLR",       0b10, 0b001, 0b0000, 0b1011, 0b000>;
1130 def : RWSysReg<"TRCTSCTLR",          0b10, 0b001, 0b0000, 0b1100, 0b000>;
1131 def : RWSysReg<"TRCSYNCPR",          0b10, 0b001, 0b0000, 0b1101, 0b000>;
1132 def : RWSysReg<"TRCCCCTLR",          0b10, 0b001, 0b0000, 0b1110, 0b000>;
1133 def : RWSysReg<"TRCBBCTLR",          0b10, 0b001, 0b0000, 0b1111, 0b000>;
1134 def : RWSysReg<"TRCTRACEIDR",        0b10, 0b001, 0b0000, 0b0000, 0b001>;
1135 def : RWSysReg<"TRCQCTLR",           0b10, 0b001, 0b0000, 0b0001, 0b001>;
1136 def : RWSysReg<"TRCVICTLR",          0b10, 0b001, 0b0000, 0b0000, 0b010>;
1137 def : RWSysReg<"TRCVIIECTLR",        0b10, 0b001, 0b0000, 0b0001, 0b010>;
1138 def : RWSysReg<"TRCVISSCTLR",        0b10, 0b001, 0b0000, 0b0010, 0b010>;
1139 def : RWSysReg<"TRCVIPCSSCTLR",      0b10, 0b001, 0b0000, 0b0011, 0b010>;
1140 def : RWSysReg<"TRCVDCTLR",          0b10, 0b001, 0b0000, 0b1000, 0b010>;
1141 def : RWSysReg<"TRCVDSACCTLR",       0b10, 0b001, 0b0000, 0b1001, 0b010>;
1142 def : RWSysReg<"TRCVDARCCTLR",       0b10, 0b001, 0b0000, 0b1010, 0b010>;
1143 def : RWSysReg<"TRCSEQEVR0",         0b10, 0b001, 0b0000, 0b0000, 0b100>;
1144 def : RWSysReg<"TRCSEQEVR1",         0b10, 0b001, 0b0000, 0b0001, 0b100>;
1145 def : RWSysReg<"TRCSEQEVR2",         0b10, 0b001, 0b0000, 0b0010, 0b100>;
1146 def : RWSysReg<"TRCSEQRSTEVR",       0b10, 0b001, 0b0000, 0b0110, 0b100>;
1147 def : RWSysReg<"TRCSEQSTR",          0b10, 0b001, 0b0000, 0b0111, 0b100>;
1148 def : RWSysReg<"TRCEXTINSELR",       0b10, 0b001, 0b0000, 0b1000, 0b100>;
1149 def : RWSysReg<"TRCCNTRLDVR0",       0b10, 0b001, 0b0000, 0b0000, 0b101>;
1150 def : RWSysReg<"TRCCNTRLDVR1",       0b10, 0b001, 0b0000, 0b0001, 0b101>;
1151 def : RWSysReg<"TRCCNTRLDVR2",       0b10, 0b001, 0b0000, 0b0010, 0b101>;
1152 def : RWSysReg<"TRCCNTRLDVR3",       0b10, 0b001, 0b0000, 0b0011, 0b101>;
1153 def : RWSysReg<"TRCCNTCTLR0",        0b10, 0b001, 0b0000, 0b0100, 0b101>;
1154 def : RWSysReg<"TRCCNTCTLR1",        0b10, 0b001, 0b0000, 0b0101, 0b101>;
1155 def : RWSysReg<"TRCCNTCTLR2",        0b10, 0b001, 0b0000, 0b0110, 0b101>;
1156 def : RWSysReg<"TRCCNTCTLR3",        0b10, 0b001, 0b0000, 0b0111, 0b101>;
1157 def : RWSysReg<"TRCCNTVR0",          0b10, 0b001, 0b0000, 0b1000, 0b101>;
1158 def : RWSysReg<"TRCCNTVR1",          0b10, 0b001, 0b0000, 0b1001, 0b101>;
1159 def : RWSysReg<"TRCCNTVR2",          0b10, 0b001, 0b0000, 0b1010, 0b101>;
1160 def : RWSysReg<"TRCCNTVR3",          0b10, 0b001, 0b0000, 0b1011, 0b101>;
1161 def : RWSysReg<"TRCIMSPEC0",         0b10, 0b001, 0b0000, 0b0000, 0b111>;
1162 def : RWSysReg<"TRCIMSPEC1",         0b10, 0b001, 0b0000, 0b0001, 0b111>;
1163 def : RWSysReg<"TRCIMSPEC2",         0b10, 0b001, 0b0000, 0b0010, 0b111>;
1164 def : RWSysReg<"TRCIMSPEC3",         0b10, 0b001, 0b0000, 0b0011, 0b111>;
1165 def : RWSysReg<"TRCIMSPEC4",         0b10, 0b001, 0b0000, 0b0100, 0b111>;
1166 def : RWSysReg<"TRCIMSPEC5",         0b10, 0b001, 0b0000, 0b0101, 0b111>;
1167 def : RWSysReg<"TRCIMSPEC6",         0b10, 0b001, 0b0000, 0b0110, 0b111>;
1168 def : RWSysReg<"TRCIMSPEC7",         0b10, 0b001, 0b0000, 0b0111, 0b111>;
1169 def : RWSysReg<"TRCRSCTLR2",         0b10, 0b001, 0b0001, 0b0010, 0b000>;
1170 def : RWSysReg<"TRCRSCTLR3",         0b10, 0b001, 0b0001, 0b0011, 0b000>;
1171 def : RWSysReg<"TRCRSCTLR4",         0b10, 0b001, 0b0001, 0b0100, 0b000>;
1172 def : RWSysReg<"TRCRSCTLR5",         0b10, 0b001, 0b0001, 0b0101, 0b000>;
1173 def : RWSysReg<"TRCRSCTLR6",         0b10, 0b001, 0b0001, 0b0110, 0b000>;
1174 def : RWSysReg<"TRCRSCTLR7",         0b10, 0b001, 0b0001, 0b0111, 0b000>;
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1213 def : RWSysReg<"TRCSSCSR6",          0b10, 0b001, 0b0001, 0b1110, 0b010>;
1214 def : RWSysReg<"TRCSSCSR7",          0b10, 0b001, 0b0001, 0b1111, 0b010>;
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1217 def : RWSysReg<"TRCSSPCICR2",        0b10, 0b001, 0b0001, 0b0010, 0b011>;
1218 def : RWSysReg<"TRCSSPCICR3",        0b10, 0b001, 0b0001, 0b0011, 0b011>;
1219 def : RWSysReg<"TRCSSPCICR4",        0b10, 0b001, 0b0001, 0b0100, 0b011>;
1220 def : RWSysReg<"TRCSSPCICR5",        0b10, 0b001, 0b0001, 0b0101, 0b011>;
1221 def : RWSysReg<"TRCSSPCICR6",        0b10, 0b001, 0b0001, 0b0110, 0b011>;
1222 def : RWSysReg<"TRCSSPCICR7",        0b10, 0b001, 0b0001, 0b0111, 0b011>;
1223 def : RWSysReg<"TRCPDCR",            0b10, 0b001, 0b0001, 0b0100, 0b100>;
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1225 def : RWSysReg<"TRCACVR1",           0b10, 0b001, 0b0010, 0b0010, 0b000>;
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1227 def : RWSysReg<"TRCACVR3",           0b10, 0b001, 0b0010, 0b0110, 0b000>;
1228 def : RWSysReg<"TRCACVR4",           0b10, 0b001, 0b0010, 0b1000, 0b000>;
1229 def : RWSysReg<"TRCACVR5",           0b10, 0b001, 0b0010, 0b1010, 0b000>;
1230 def : RWSysReg<"TRCACVR6",           0b10, 0b001, 0b0010, 0b1100, 0b000>;
1231 def : RWSysReg<"TRCACVR7",           0b10, 0b001, 0b0010, 0b1110, 0b000>;
1232 def : RWSysReg<"TRCACVR8",           0b10, 0b001, 0b0010, 0b0000, 0b001>;
1233 def : RWSysReg<"TRCACVR9",           0b10, 0b001, 0b0010, 0b0010, 0b001>;
1234 def : RWSysReg<"TRCACVR10",          0b10, 0b001, 0b0010, 0b0100, 0b001>;
1235 def : RWSysReg<"TRCACVR11",          0b10, 0b001, 0b0010, 0b0110, 0b001>;
1236 def : RWSysReg<"TRCACVR12",          0b10, 0b001, 0b0010, 0b1000, 0b001>;
1237 def : RWSysReg<"TRCACVR13",          0b10, 0b001, 0b0010, 0b1010, 0b001>;
1238 def : RWSysReg<"TRCACVR14",          0b10, 0b001, 0b0010, 0b1100, 0b001>;
1239 def : RWSysReg<"TRCACVR15",          0b10, 0b001, 0b0010, 0b1110, 0b001>;
1240 def : RWSysReg<"TRCACATR0",          0b10, 0b001, 0b0010, 0b0000, 0b010>;
1241 def : RWSysReg<"TRCACATR1",          0b10, 0b001, 0b0010, 0b0010, 0b010>;
1242 def : RWSysReg<"TRCACATR2",          0b10, 0b001, 0b0010, 0b0100, 0b010>;
1243 def : RWSysReg<"TRCACATR3",          0b10, 0b001, 0b0010, 0b0110, 0b010>;
1244 def : RWSysReg<"TRCACATR4",          0b10, 0b001, 0b0010, 0b1000, 0b010>;
1245 def : RWSysReg<"TRCACATR5",          0b10, 0b001, 0b0010, 0b1010, 0b010>;
1246 def : RWSysReg<"TRCACATR6",          0b10, 0b001, 0b0010, 0b1100, 0b010>;
1247 def : RWSysReg<"TRCACATR7",          0b10, 0b001, 0b0010, 0b1110, 0b010>;
1248 def : RWSysReg<"TRCACATR8",          0b10, 0b001, 0b0010, 0b0000, 0b011>;
1249 def : RWSysReg<"TRCACATR9",          0b10, 0b001, 0b0010, 0b0010, 0b011>;
1250 def : RWSysReg<"TRCACATR10",         0b10, 0b001, 0b0010, 0b0100, 0b011>;
1251 def : RWSysReg<"TRCACATR11",         0b10, 0b001, 0b0010, 0b0110, 0b011>;
1252 def : RWSysReg<"TRCACATR12",         0b10, 0b001, 0b0010, 0b1000, 0b011>;
1253 def : RWSysReg<"TRCACATR13",         0b10, 0b001, 0b0010, 0b1010, 0b011>;
1254 def : RWSysReg<"TRCACATR14",         0b10, 0b001, 0b0010, 0b1100, 0b011>;
1255 def : RWSysReg<"TRCACATR15",         0b10, 0b001, 0b0010, 0b1110, 0b011>;
1256 def : RWSysReg<"TRCDVCVR0",          0b10, 0b001, 0b0010, 0b0000, 0b100>;
1257 def : RWSysReg<"TRCDVCVR1",          0b10, 0b001, 0b0010, 0b0100, 0b100>;
1258 def : RWSysReg<"TRCDVCVR2",          0b10, 0b001, 0b0010, 0b1000, 0b100>;
1259 def : RWSysReg<"TRCDVCVR3",          0b10, 0b001, 0b0010, 0b1100, 0b100>;
1260 def : RWSysReg<"TRCDVCVR4",          0b10, 0b001, 0b0010, 0b0000, 0b101>;
1261 def : RWSysReg<"TRCDVCVR5",          0b10, 0b001, 0b0010, 0b0100, 0b101>;
1262 def : RWSysReg<"TRCDVCVR6",          0b10, 0b001, 0b0010, 0b1000, 0b101>;
1263 def : RWSysReg<"TRCDVCVR7",          0b10, 0b001, 0b0010, 0b1100, 0b101>;
1264 def : RWSysReg<"TRCDVCMR0",          0b10, 0b001, 0b0010, 0b0000, 0b110>;
1265 def : RWSysReg<"TRCDVCMR1",          0b10, 0b001, 0b0010, 0b0100, 0b110>;
1266 def : RWSysReg<"TRCDVCMR2",          0b10, 0b001, 0b0010, 0b1000, 0b110>;
1267 def : RWSysReg<"TRCDVCMR3",          0b10, 0b001, 0b0010, 0b1100, 0b110>;
1268 def : RWSysReg<"TRCDVCMR4",          0b10, 0b001, 0b0010, 0b0000, 0b111>;
1269 def : RWSysReg<"TRCDVCMR5",          0b10, 0b001, 0b0010, 0b0100, 0b111>;
1270 def : RWSysReg<"TRCDVCMR6",          0b10, 0b001, 0b0010, 0b1000, 0b111>;
1271 def : RWSysReg<"TRCDVCMR7",          0b10, 0b001, 0b0010, 0b1100, 0b111>;
1272 def : RWSysReg<"TRCCIDCVR0",         0b10, 0b001, 0b0011, 0b0000, 0b000>;
1273 def : RWSysReg<"TRCCIDCVR1",         0b10, 0b001, 0b0011, 0b0010, 0b000>;
1274 def : RWSysReg<"TRCCIDCVR2",         0b10, 0b001, 0b0011, 0b0100, 0b000>;
1275 def : RWSysReg<"TRCCIDCVR3",         0b10, 0b001, 0b0011, 0b0110, 0b000>;
1276 def : RWSysReg<"TRCCIDCVR4",         0b10, 0b001, 0b0011, 0b1000, 0b000>;
1277 def : RWSysReg<"TRCCIDCVR5",         0b10, 0b001, 0b0011, 0b1010, 0b000>;
1278 def : RWSysReg<"TRCCIDCVR6",         0b10, 0b001, 0b0011, 0b1100, 0b000>;
1279 def : RWSysReg<"TRCCIDCVR7",         0b10, 0b001, 0b0011, 0b1110, 0b000>;
1280 def : RWSysReg<"TRCVMIDCVR0",        0b10, 0b001, 0b0011, 0b0000, 0b001>;
1281 def : RWSysReg<"TRCVMIDCVR1",        0b10, 0b001, 0b0011, 0b0010, 0b001>;
1282 def : RWSysReg<"TRCVMIDCVR2",        0b10, 0b001, 0b0011, 0b0100, 0b001>;
1283 def : RWSysReg<"TRCVMIDCVR3",        0b10, 0b001, 0b0011, 0b0110, 0b001>;
1284 def : RWSysReg<"TRCVMIDCVR4",        0b10, 0b001, 0b0011, 0b1000, 0b001>;
1285 def : RWSysReg<"TRCVMIDCVR5",        0b10, 0b001, 0b0011, 0b1010, 0b001>;
1286 def : RWSysReg<"TRCVMIDCVR6",        0b10, 0b001, 0b0011, 0b1100, 0b001>;
1287 def : RWSysReg<"TRCVMIDCVR7",        0b10, 0b001, 0b0011, 0b1110, 0b001>;
1288 def : RWSysReg<"TRCCIDCCTLR0",       0b10, 0b001, 0b0011, 0b0000, 0b010>;
1289 def : RWSysReg<"TRCCIDCCTLR1",       0b10, 0b001, 0b0011, 0b0001, 0b010>;
1290 def : RWSysReg<"TRCVMIDCCTLR0",      0b10, 0b001, 0b0011, 0b0010, 0b010>;
1291 def : RWSysReg<"TRCVMIDCCTLR1",      0b10, 0b001, 0b0011, 0b0011, 0b010>;
1292 def : RWSysReg<"TRCITCTRL",          0b10, 0b001, 0b0111, 0b0000, 0b100>;
1293 def : RWSysReg<"TRCCLAIMSET",        0b10, 0b001, 0b0111, 0b1000, 0b110>;
1294 def : RWSysReg<"TRCCLAIMCLR",        0b10, 0b001, 0b0111, 0b1001, 0b110>;
1295
1296 // GICv3 registers
1297 //                                 Op0    Op1     CRn     CRm    Op2
1298 def : RWSysReg<"ICC_BPR1_EL1",       0b11, 0b000, 0b1100, 0b1100, 0b011>;
1299 def : RWSysReg<"ICC_BPR0_EL1",       0b11, 0b000, 0b1100, 0b1000, 0b011>;
1300 def : RWSysReg<"ICC_PMR_EL1",        0b11, 0b000, 0b0100, 0b0110, 0b000>;
1301 def : RWSysReg<"ICC_CTLR_EL1",       0b11, 0b000, 0b1100, 0b1100, 0b100>;
1302 def : RWSysReg<"ICC_CTLR_EL3",       0b11, 0b110, 0b1100, 0b1100, 0b100>;
1303 def : RWSysReg<"ICC_SRE_EL1",        0b11, 0b000, 0b1100, 0b1100, 0b101>;
1304 def : RWSysReg<"ICC_SRE_EL2",        0b11, 0b100, 0b1100, 0b1001, 0b101>;
1305 def : RWSysReg<"ICC_SRE_EL3",        0b11, 0b110, 0b1100, 0b1100, 0b101>;
1306 def : RWSysReg<"ICC_IGRPEN0_EL1",    0b11, 0b000, 0b1100, 0b1100, 0b110>;
1307 def : RWSysReg<"ICC_IGRPEN1_EL1",    0b11, 0b000, 0b1100, 0b1100, 0b111>;
1308 def : RWSysReg<"ICC_IGRPEN1_EL3",    0b11, 0b110, 0b1100, 0b1100, 0b111>;
1309 def : RWSysReg<"ICC_AP0R0_EL1",      0b11, 0b000, 0b1100, 0b1000, 0b100>;
1310 def : RWSysReg<"ICC_AP0R1_EL1",      0b11, 0b000, 0b1100, 0b1000, 0b101>;
1311 def : RWSysReg<"ICC_AP0R2_EL1",      0b11, 0b000, 0b1100, 0b1000, 0b110>;
1312 def : RWSysReg<"ICC_AP0R3_EL1",      0b11, 0b000, 0b1100, 0b1000, 0b111>;
1313 def : RWSysReg<"ICC_AP1R0_EL1",      0b11, 0b000, 0b1100, 0b1001, 0b000>;
1314 def : RWSysReg<"ICC_AP1R1_EL1",      0b11, 0b000, 0b1100, 0b1001, 0b001>;
1315 def : RWSysReg<"ICC_AP1R2_EL1",      0b11, 0b000, 0b1100, 0b1001, 0b010>;
1316 def : RWSysReg<"ICC_AP1R3_EL1",      0b11, 0b000, 0b1100, 0b1001, 0b011>;
1317 def : RWSysReg<"ICH_AP0R0_EL2",      0b11, 0b100, 0b1100, 0b1000, 0b000>;
1318 def : RWSysReg<"ICH_AP0R1_EL2",      0b11, 0b100, 0b1100, 0b1000, 0b001>;
1319 def : RWSysReg<"ICH_AP0R2_EL2",      0b11, 0b100, 0b1100, 0b1000, 0b010>;
1320 def : RWSysReg<"ICH_AP0R3_EL2",      0b11, 0b100, 0b1100, 0b1000, 0b011>;
1321 def : RWSysReg<"ICH_AP1R0_EL2",      0b11, 0b100, 0b1100, 0b1001, 0b000>;
1322 def : RWSysReg<"ICH_AP1R1_EL2",      0b11, 0b100, 0b1100, 0b1001, 0b001>;
1323 def : RWSysReg<"ICH_AP1R2_EL2",      0b11, 0b100, 0b1100, 0b1001, 0b010>;
1324 def : RWSysReg<"ICH_AP1R3_EL2",      0b11, 0b100, 0b1100, 0b1001, 0b011>;
1325 def : RWSysReg<"ICH_HCR_EL2",        0b11, 0b100, 0b1100, 0b1011, 0b000>;
1326 def : ROSysReg<"ICH_MISR_EL2",       0b11, 0b100, 0b1100, 0b1011, 0b010>;
1327 def : RWSysReg<"ICH_VMCR_EL2",       0b11, 0b100, 0b1100, 0b1011, 0b111>;
1328 def : RWSysReg<"ICH_LR0_EL2",        0b11, 0b100, 0b1100, 0b1100, 0b000>;
1329 def : RWSysReg<"ICH_LR1_EL2",        0b11, 0b100, 0b1100, 0b1100, 0b001>;
1330 def : RWSysReg<"ICH_LR2_EL2",        0b11, 0b100, 0b1100, 0b1100, 0b010>;
1331 def : RWSysReg<"ICH_LR3_EL2",        0b11, 0b100, 0b1100, 0b1100, 0b011>;
1332 def : RWSysReg<"ICH_LR4_EL2",        0b11, 0b100, 0b1100, 0b1100, 0b100>;
1333 def : RWSysReg<"ICH_LR5_EL2",        0b11, 0b100, 0b1100, 0b1100, 0b101>;
1334 def : RWSysReg<"ICH_LR6_EL2",        0b11, 0b100, 0b1100, 0b1100, 0b110>;
1335 def : RWSysReg<"ICH_LR7_EL2",        0b11, 0b100, 0b1100, 0b1100, 0b111>;
1336 def : RWSysReg<"ICH_LR8_EL2",        0b11, 0b100, 0b1100, 0b1101, 0b000>;
1337 def : RWSysReg<"ICH_LR9_EL2",        0b11, 0b100, 0b1100, 0b1101, 0b001>;
1338 def : RWSysReg<"ICH_LR10_EL2",       0b11, 0b100, 0b1100, 0b1101, 0b010>;
1339 def : RWSysReg<"ICH_LR11_EL2",       0b11, 0b100, 0b1100, 0b1101, 0b011>;
1340 def : RWSysReg<"ICH_LR12_EL2",       0b11, 0b100, 0b1100, 0b1101, 0b100>;
1341 def : RWSysReg<"ICH_LR13_EL2",       0b11, 0b100, 0b1100, 0b1101, 0b101>;
1342 def : RWSysReg<"ICH_LR14_EL2",       0b11, 0b100, 0b1100, 0b1101, 0b110>;
1343 def : RWSysReg<"ICH_LR15_EL2",       0b11, 0b100, 0b1100, 0b1101, 0b111>;
1344
1345 // v8r system registers
1346 let Requires = [{ {AArch64::HasV8_0rOps} }] in {
1347 //Virtualization System Control Register
1348 //                                 Op0   Op1    CRn     CRm     Op2
1349 def : RWSysReg<"VSCTLR_EL2",       0b11, 0b100, 0b0010, 0b0000, 0b000> {
1350   let AltName = "TTBR0_EL2";
1351 }
1352
1353 //MPU Type Register
1354 //                                 Op0   Op1    CRn     CRm     Op2
1355 def : RWSysReg<"MPUIR_EL1",        0b11, 0b000, 0b0000, 0b0000, 0b100>;
1356 def : RWSysReg<"MPUIR_EL2",        0b11, 0b100, 0b0000, 0b0000, 0b100>;
1357
1358 //Protection Region Enable Register
1359 //                                 Op0   Op1    CRn     CRm     Op2
1360 def : RWSysReg<"PRENR_EL1",        0b11, 0b000, 0b0110, 0b0001, 0b001>;
1361 def : RWSysReg<"PRENR_EL2",        0b11, 0b100, 0b0110, 0b0001, 0b001>;
1362
1363 //Protection Region Selection Register
1364 //                                 Op0   Op1    CRn     CRm     Op2
1365 def : RWSysReg<"PRSELR_EL1",       0b11, 0b000, 0b0110, 0b0010, 0b001>;
1366 def : RWSysReg<"PRSELR_EL2",       0b11, 0b100, 0b0110, 0b0010, 0b001>;
1367
1368 //Protection Region Base Address Register
1369 //                                 Op0   Op1    CRn     CRm     Op2
1370 def : RWSysReg<"PRBAR_EL1",        0b11, 0b000, 0b0110, 0b1000, 0b000>;
1371 def : RWSysReg<"PRBAR_EL2",        0b11, 0b100, 0b0110, 0b1000, 0b000>;
1372
1373 //Protection Region Limit Address Register
1374 //                                 Op0   Op1    CRn     CRm     Op2
1375 def : RWSysReg<"PRLAR_EL1",        0b11, 0b000, 0b0110, 0b1000, 0b001>;
1376 def : RWSysReg<"PRLAR_EL2",        0b11, 0b100, 0b0110, 0b1000, 0b001>;
1377
1378 foreach n = 1-15 in {
1379 foreach x = 1-2 in {
1380 //Direct acces to Protection Region Base Address Register for n th MPU region
1381   def : RWSysReg<!strconcat("PRBAR"#n, "_EL"#x),
1382     0b11, 0b000, 0b0110, 0b1000, 0b000>{
1383     let Encoding{5-2} = n;
1384     let Encoding{13} = !add(x,-1);
1385   }
1386
1387   def : RWSysReg<!strconcat("PRLAR"#n, "_EL"#x),
1388     0b11, 0b000, 0b0110, 0b1000, 0b001>{
1389     let Encoding{5-2} = n;
1390     let Encoding{13} = !add(x,-1);
1391   }
1392 } //foreach x = 1-2 in
1393 } //foreach n = 1-15 in
1394 } //let Requires = [{ {AArch64::HasV8_0rOps} }] in
1395
1396 // v8.1a "Privileged Access Never" extension-specific system registers
1397 let Requires = [{ {AArch64::FeaturePAN} }] in
1398 def : RWSysReg<"PAN", 0b11, 0b000, 0b0100, 0b0010, 0b011>;
1399
1400 // v8.1a "Limited Ordering Regions" extension-specific system registers
1401 //                         Op0    Op1     CRn     CRm    Op2
1402 let Requires = [{ {AArch64::FeatureLOR} }] in {
1403 def : RWSysReg<"LORSA_EL1",  0b11, 0b000, 0b1010, 0b0100, 0b000>;
1404 def : RWSysReg<"LOREA_EL1",  0b11, 0b000, 0b1010, 0b0100, 0b001>;
1405 def : RWSysReg<"LORN_EL1",   0b11, 0b000, 0b1010, 0b0100, 0b010>;
1406 def : RWSysReg<"LORC_EL1",   0b11, 0b000, 0b1010, 0b0100, 0b011>;
1407 }
1408
1409 // v8.1a "Virtualization Host extensions" system registers
1410 //                              Op0    Op1     CRn     CRm    Op2
1411 let Requires = [{ {AArch64::FeatureVH} }] in {
1412 def : RWSysReg<"TTBR1_EL2",       0b11, 0b100, 0b0010, 0b0000, 0b001>;
1413 def : RWSysReg<"CNTHV_TVAL_EL2",  0b11, 0b100, 0b1110, 0b0011, 0b000>;
1414 def : RWSysReg<"CNTHV_CVAL_EL2",  0b11, 0b100, 0b1110, 0b0011, 0b010>;
1415 def : RWSysReg<"CNTHV_CTL_EL2",   0b11, 0b100, 0b1110, 0b0011, 0b001>;
1416 def : RWSysReg<"SCTLR_EL12",      0b11, 0b101, 0b0001, 0b0000, 0b000>;
1417 def : RWSysReg<"CPACR_EL12",      0b11, 0b101, 0b0001, 0b0000, 0b010>;
1418 def : RWSysReg<"TTBR0_EL12",      0b11, 0b101, 0b0010, 0b0000, 0b000>;
1419 def : RWSysReg<"TTBR1_EL12",      0b11, 0b101, 0b0010, 0b0000, 0b001>;
1420 def : RWSysReg<"TCR_EL12",        0b11, 0b101, 0b0010, 0b0000, 0b010>;
1421 def : RWSysReg<"AFSR0_EL12",      0b11, 0b101, 0b0101, 0b0001, 0b000>;
1422 def : RWSysReg<"AFSR1_EL12",      0b11, 0b101, 0b0101, 0b0001, 0b001>;
1423 def : RWSysReg<"ESR_EL12",        0b11, 0b101, 0b0101, 0b0010, 0b000>;
1424 def : RWSysReg<"FAR_EL12",        0b11, 0b101, 0b0110, 0b0000, 0b000>;
1425 def : RWSysReg<"MAIR_EL12",       0b11, 0b101, 0b1010, 0b0010, 0b000>;
1426 def : RWSysReg<"AMAIR_EL12",      0b11, 0b101, 0b1010, 0b0011, 0b000>;
1427 def : RWSysReg<"VBAR_EL12",       0b11, 0b101, 0b1100, 0b0000, 0b000>;
1428 def : RWSysReg<"CONTEXTIDR_EL12", 0b11, 0b101, 0b1101, 0b0000, 0b001>;
1429 def : RWSysReg<"CNTKCTL_EL12",    0b11, 0b101, 0b1110, 0b0001, 0b000>;
1430 def : RWSysReg<"CNTP_TVAL_EL02",  0b11, 0b101, 0b1110, 0b0010, 0b000>;
1431 def : RWSysReg<"CNTP_CTL_EL02",   0b11, 0b101, 0b1110, 0b0010, 0b001>;
1432 def : RWSysReg<"CNTP_CVAL_EL02",  0b11, 0b101, 0b1110, 0b0010, 0b010>;
1433 def : RWSysReg<"CNTV_TVAL_EL02",  0b11, 0b101, 0b1110, 0b0011, 0b000>;
1434 def : RWSysReg<"CNTV_CTL_EL02",   0b11, 0b101, 0b1110, 0b0011, 0b001>;
1435 def : RWSysReg<"CNTV_CVAL_EL02",  0b11, 0b101, 0b1110, 0b0011, 0b010>;
1436 def : RWSysReg<"SPSR_EL12",       0b11, 0b101, 0b0100, 0b0000, 0b000>;
1437 def : RWSysReg<"ELR_EL12",        0b11, 0b101, 0b0100, 0b0000, 0b001>;
1438 let Requires = [{ {AArch64::FeatureCONTEXTIDREL2} }] in {
1439   def : RWSysReg<"CONTEXTIDR_EL2",  0b11, 0b100, 0b1101, 0b0000, 0b001>;
1440 }
1441 }
1442 // v8.2a registers
1443 //                  Op0    Op1     CRn     CRm    Op2
1444 let Requires = [{ {AArch64::FeaturePsUAO} }] in
1445 def : RWSysReg<"UAO", 0b11, 0b000, 0b0100, 0b0010, 0b100>;
1446
1447 // v8.2a "Statistical Profiling extension" registers
1448 //                            Op0    Op1     CRn     CRm    Op2
1449 let Requires = [{ {AArch64::FeatureSPE} }] in {
1450 def : RWSysReg<"PMBLIMITR_EL1", 0b11, 0b000, 0b1001, 0b1010, 0b000>;
1451 def : RWSysReg<"PMBPTR_EL1",    0b11, 0b000, 0b1001, 0b1010, 0b001>;
1452 def : RWSysReg<"PMBSR_EL1",     0b11, 0b000, 0b1001, 0b1010, 0b011>;
1453 def : ROSysReg<"PMBIDR_EL1",    0b11, 0b000, 0b1001, 0b1010, 0b111>;
1454 def : RWSysReg<"PMSCR_EL2",     0b11, 0b100, 0b1001, 0b1001, 0b000>;
1455 def : RWSysReg<"PMSCR_EL12",    0b11, 0b101, 0b1001, 0b1001, 0b000>;
1456 def : RWSysReg<"PMSCR_EL1",     0b11, 0b000, 0b1001, 0b1001, 0b000>;
1457 def : RWSysReg<"PMSICR_EL1",    0b11, 0b000, 0b1001, 0b1001, 0b010>;
1458 def : RWSysReg<"PMSIRR_EL1",    0b11, 0b000, 0b1001, 0b1001, 0b011>;
1459 def : RWSysReg<"PMSFCR_EL1",    0b11, 0b000, 0b1001, 0b1001, 0b100>;
1460 def : RWSysReg<"PMSEVFR_EL1",   0b11, 0b000, 0b1001, 0b1001, 0b101>;
1461 def : RWSysReg<"PMSLATFR_EL1",  0b11, 0b000, 0b1001, 0b1001, 0b110>;
1462 def : ROSysReg<"PMSIDR_EL1",    0b11, 0b000, 0b1001, 0b1001, 0b111>;
1463 }
1464
1465 // v8.2a "RAS extension" registers
1466 //                         Op0    Op1     CRn     CRm    Op2
1467 let Requires = [{ {AArch64::FeatureRAS} }] in {
1468 def : RWSysReg<"ERRSELR_EL1",   0b11, 0b000, 0b0101, 0b0011, 0b001>;
1469 def : RWSysReg<"ERXCTLR_EL1",   0b11, 0b000, 0b0101, 0b0100, 0b001>;
1470 def : RWSysReg<"ERXSTATUS_EL1", 0b11, 0b000, 0b0101, 0b0100, 0b010>;
1471 def : RWSysReg<"ERXADDR_EL1",   0b11, 0b000, 0b0101, 0b0100, 0b011>;
1472 def : RWSysReg<"ERXMISC0_EL1",  0b11, 0b000, 0b0101, 0b0101, 0b000>;
1473 def : RWSysReg<"ERXMISC1_EL1",  0b11, 0b000, 0b0101, 0b0101, 0b001>;
1474 def : RWSysReg<"DISR_EL1",      0b11, 0b000, 0b1100, 0b0001, 0b001>;
1475 def : RWSysReg<"VDISR_EL2",     0b11, 0b100, 0b1100, 0b0001, 0b001>;
1476 def : RWSysReg<"VSESR_EL2",     0b11, 0b100, 0b0101, 0b0010, 0b011>;
1477 }
1478
1479 // v8.3a "Pointer authentication extension" registers
1480 //                              Op0    Op1     CRn     CRm    Op2
1481 let Requires = [{ {AArch64::FeaturePAuth} }] in {
1482 def : RWSysReg<"APIAKeyLo_EL1", 0b11, 0b000, 0b0010, 0b0001, 0b000>;
1483 def : RWSysReg<"APIAKeyHi_EL1", 0b11, 0b000, 0b0010, 0b0001, 0b001>;
1484 def : RWSysReg<"APIBKeyLo_EL1", 0b11, 0b000, 0b0010, 0b0001, 0b010>;
1485 def : RWSysReg<"APIBKeyHi_EL1", 0b11, 0b000, 0b0010, 0b0001, 0b011>;
1486 def : RWSysReg<"APDAKeyLo_EL1", 0b11, 0b000, 0b0010, 0b0010, 0b000>;
1487 def : RWSysReg<"APDAKeyHi_EL1", 0b11, 0b000, 0b0010, 0b0010, 0b001>;
1488 def : RWSysReg<"APDBKeyLo_EL1", 0b11, 0b000, 0b0010, 0b0010, 0b010>;
1489 def : RWSysReg<"APDBKeyHi_EL1", 0b11, 0b000, 0b0010, 0b0010, 0b011>;
1490 def : RWSysReg<"APGAKeyLo_EL1", 0b11, 0b000, 0b0010, 0b0011, 0b000>;
1491 def : RWSysReg<"APGAKeyHi_EL1", 0b11, 0b000, 0b0010, 0b0011, 0b001>;
1492 }
1493
1494 // v8.4 "Secure Exception Level 2 extension"
1495 let Requires = [{ {AArch64::FeatureSEL2} }] in {
1496 // v8.4a "Virtualization secure second stage translation" registers
1497 //                           Op0   Op1    CRn     CRm     Op2
1498 def : RWSysReg<"VSTCR_EL2" , 0b11, 0b100, 0b0010, 0b0110, 0b010>;
1499 def : RWSysReg<"VSTTBR_EL2", 0b11, 0b100, 0b0010, 0b0110, 0b000> {
1500   let Requires = [{ {AArch64::HasV8_0aOps} }];
1501 }
1502
1503 // v8.4a "Virtualization timer" registers
1504 //                                Op0   Op1    CRn     CRm     Op2
1505 def : RWSysReg<"CNTHVS_TVAL_EL2", 0b11, 0b100, 0b1110, 0b0100, 0b000>;
1506 def : RWSysReg<"CNTHVS_CVAL_EL2", 0b11, 0b100, 0b1110, 0b0100, 0b010>;
1507 def : RWSysReg<"CNTHVS_CTL_EL2",  0b11, 0b100, 0b1110, 0b0100, 0b001>;
1508 def : RWSysReg<"CNTHPS_TVAL_EL2", 0b11, 0b100, 0b1110, 0b0101, 0b000>;
1509 def : RWSysReg<"CNTHPS_CVAL_EL2", 0b11, 0b100, 0b1110, 0b0101, 0b010>;
1510 def : RWSysReg<"CNTHPS_CTL_EL2",  0b11, 0b100, 0b1110, 0b0101, 0b001>;
1511
1512 // v8.4a "Virtualization debug state" registers
1513 //                           Op0   Op1    CRn     CRm     Op2
1514 def : RWSysReg<"SDER32_EL2", 0b11, 0b100, 0b0001, 0b0011, 0b001>;
1515 } // FeatureSEL2
1516
1517 // v8.4a RAS registers
1518 //                              Op0   Op1    CRn     CRm     Op2
1519 def : RWSysReg<"ERXPFGCTL_EL1", 0b11, 0b000, 0b0101, 0b0100, 0b101>;
1520 def : RWSysReg<"ERXPFGCDN_EL1", 0b11, 0b000, 0b0101, 0b0100, 0b110>;
1521 def : RWSysReg<"ERXMISC2_EL1",  0b11, 0b000, 0b0101, 0b0101, 0b010>;
1522 def : RWSysReg<"ERXMISC3_EL1",  0b11, 0b000, 0b0101, 0b0101, 0b011>;
1523 def : ROSysReg<"ERXPFGF_EL1",   0b11, 0b000, 0b0101, 0b0100, 0b100>;
1524
1525 // v8.4a MPAM registers
1526 //                             Op0   Op1    CRn     CRm     Op2
1527 let Requires = [{ {AArch64::FeatureMPAM} }] in {
1528 def : RWSysReg<"MPAM0_EL1",    0b11, 0b000, 0b1010, 0b0101, 0b001>;
1529 def : RWSysReg<"MPAM1_EL1",    0b11, 0b000, 0b1010, 0b0101, 0b000>;
1530 def : RWSysReg<"MPAM2_EL2",    0b11, 0b100, 0b1010, 0b0101, 0b000>;
1531 def : RWSysReg<"MPAM3_EL3",    0b11, 0b110, 0b1010, 0b0101, 0b000>;
1532 def : RWSysReg<"MPAM1_EL12",   0b11, 0b101, 0b1010, 0b0101, 0b000>;
1533 def : RWSysReg<"MPAMHCR_EL2",  0b11, 0b100, 0b1010, 0b0100, 0b000>;
1534 def : RWSysReg<"MPAMVPMV_EL2", 0b11, 0b100, 0b1010, 0b0100, 0b001>;
1535 def : RWSysReg<"MPAMVPM0_EL2", 0b11, 0b100, 0b1010, 0b0110, 0b000>;
1536 def : RWSysReg<"MPAMVPM1_EL2", 0b11, 0b100, 0b1010, 0b0110, 0b001>;
1537 def : RWSysReg<"MPAMVPM2_EL2", 0b11, 0b100, 0b1010, 0b0110, 0b010>;
1538 def : RWSysReg<"MPAMVPM3_EL2", 0b11, 0b100, 0b1010, 0b0110, 0b011>;
1539 def : RWSysReg<"MPAMVPM4_EL2", 0b11, 0b100, 0b1010, 0b0110, 0b100>;
1540 def : RWSysReg<"MPAMVPM5_EL2", 0b11, 0b100, 0b1010, 0b0110, 0b101>;
1541 def : RWSysReg<"MPAMVPM6_EL2", 0b11, 0b100, 0b1010, 0b0110, 0b110>;
1542 def : RWSysReg<"MPAMVPM7_EL2", 0b11, 0b100, 0b1010, 0b0110, 0b111>;
1543 def : ROSysReg<"MPAMIDR_EL1",  0b11, 0b000, 0b1010, 0b0100, 0b100>;
1544 } //FeatureMPAM
1545
1546 // v8.4a Activity Monitor registers
1547 //                                 Op0   Op1    CRn     CRm     Op2
1548 let Requires = [{ {AArch64::FeatureAM} }] in {
1549 def : RWSysReg<"AMCR_EL0",         0b11, 0b011, 0b1101, 0b0010, 0b000>;
1550 def : ROSysReg<"AMCFGR_EL0",       0b11, 0b011, 0b1101, 0b0010, 0b001>;
1551 def : ROSysReg<"AMCGCR_EL0",       0b11, 0b011, 0b1101, 0b0010, 0b010>;
1552 def : RWSysReg<"AMUSERENR_EL0",    0b11, 0b011, 0b1101, 0b0010, 0b011>;
1553 def : RWSysReg<"AMCNTENCLR0_EL0",  0b11, 0b011, 0b1101, 0b0010, 0b100>;
1554 def : RWSysReg<"AMCNTENSET0_EL0",  0b11, 0b011, 0b1101, 0b0010, 0b101>;
1555 def : RWSysReg<"AMEVCNTR00_EL0",   0b11, 0b011, 0b1101, 0b0100, 0b000>;
1556 def : RWSysReg<"AMEVCNTR01_EL0",   0b11, 0b011, 0b1101, 0b0100, 0b001>;
1557 def : RWSysReg<"AMEVCNTR02_EL0",   0b11, 0b011, 0b1101, 0b0100, 0b010>;
1558 def : RWSysReg<"AMEVCNTR03_EL0",   0b11, 0b011, 0b1101, 0b0100, 0b011>;
1559 def : ROSysReg<"AMEVTYPER00_EL0",  0b11, 0b011, 0b1101, 0b0110, 0b000>;
1560 def : ROSysReg<"AMEVTYPER01_EL0",  0b11, 0b011, 0b1101, 0b0110, 0b001>;
1561 def : ROSysReg<"AMEVTYPER02_EL0",  0b11, 0b011, 0b1101, 0b0110, 0b010>;
1562 def : ROSysReg<"AMEVTYPER03_EL0",  0b11, 0b011, 0b1101, 0b0110, 0b011>;
1563 def : RWSysReg<"AMCNTENCLR1_EL0",  0b11, 0b011, 0b1101, 0b0011, 0b000>;
1564 def : RWSysReg<"AMCNTENSET1_EL0",  0b11, 0b011, 0b1101, 0b0011, 0b001>;
1565 def : RWSysReg<"AMEVCNTR10_EL0",   0b11, 0b011, 0b1101, 0b1100, 0b000>;
1566 def : RWSysReg<"AMEVCNTR11_EL0",   0b11, 0b011, 0b1101, 0b1100, 0b001>;
1567 def : RWSysReg<"AMEVCNTR12_EL0",   0b11, 0b011, 0b1101, 0b1100, 0b010>;
1568 def : RWSysReg<"AMEVCNTR13_EL0",   0b11, 0b011, 0b1101, 0b1100, 0b011>;
1569 def : RWSysReg<"AMEVCNTR14_EL0",   0b11, 0b011, 0b1101, 0b1100, 0b100>;
1570 def : RWSysReg<"AMEVCNTR15_EL0",   0b11, 0b011, 0b1101, 0b1100, 0b101>;
1571 def : RWSysReg<"AMEVCNTR16_EL0",   0b11, 0b011, 0b1101, 0b1100, 0b110>;
1572 def : RWSysReg<"AMEVCNTR17_EL0",   0b11, 0b011, 0b1101, 0b1100, 0b111>;
1573 def : RWSysReg<"AMEVCNTR18_EL0",   0b11, 0b011, 0b1101, 0b1101, 0b000>;
1574 def : RWSysReg<"AMEVCNTR19_EL0",   0b11, 0b011, 0b1101, 0b1101, 0b001>;
1575 def : RWSysReg<"AMEVCNTR110_EL0",  0b11, 0b011, 0b1101, 0b1101, 0b010>;
1576 def : RWSysReg<"AMEVCNTR111_EL0",  0b11, 0b011, 0b1101, 0b1101, 0b011>;
1577 def : RWSysReg<"AMEVCNTR112_EL0",  0b11, 0b011, 0b1101, 0b1101, 0b100>;
1578 def : RWSysReg<"AMEVCNTR113_EL0",  0b11, 0b011, 0b1101, 0b1101, 0b101>;
1579 def : RWSysReg<"AMEVCNTR114_EL0",  0b11, 0b011, 0b1101, 0b1101, 0b110>;
1580 def : RWSysReg<"AMEVCNTR115_EL0",  0b11, 0b011, 0b1101, 0b1101, 0b111>;
1581 def : RWSysReg<"AMEVTYPER10_EL0",  0b11, 0b011, 0b1101, 0b1110, 0b000>;
1582 def : RWSysReg<"AMEVTYPER11_EL0",  0b11, 0b011, 0b1101, 0b1110, 0b001>;
1583 def : RWSysReg<"AMEVTYPER12_EL0",  0b11, 0b011, 0b1101, 0b1110, 0b010>;
1584 def : RWSysReg<"AMEVTYPER13_EL0",  0b11, 0b011, 0b1101, 0b1110, 0b011>;
1585 def : RWSysReg<"AMEVTYPER14_EL0",  0b11, 0b011, 0b1101, 0b1110, 0b100>;
1586 def : RWSysReg<"AMEVTYPER15_EL0",  0b11, 0b011, 0b1101, 0b1110, 0b101>;
1587 def : RWSysReg<"AMEVTYPER16_EL0",  0b11, 0b011, 0b1101, 0b1110, 0b110>;
1588 def : RWSysReg<"AMEVTYPER17_EL0",  0b11, 0b011, 0b1101, 0b1110, 0b111>;
1589 def : RWSysReg<"AMEVTYPER18_EL0",  0b11, 0b011, 0b1101, 0b1111, 0b000>;
1590 def : RWSysReg<"AMEVTYPER19_EL0",  0b11, 0b011, 0b1101, 0b1111, 0b001>;
1591 def : RWSysReg<"AMEVTYPER110_EL0", 0b11, 0b011, 0b1101, 0b1111, 0b010>;
1592 def : RWSysReg<"AMEVTYPER111_EL0", 0b11, 0b011, 0b1101, 0b1111, 0b011>;
1593 def : RWSysReg<"AMEVTYPER112_EL0", 0b11, 0b011, 0b1101, 0b1111, 0b100>;
1594 def : RWSysReg<"AMEVTYPER113_EL0", 0b11, 0b011, 0b1101, 0b1111, 0b101>;
1595 def : RWSysReg<"AMEVTYPER114_EL0", 0b11, 0b011, 0b1101, 0b1111, 0b110>;
1596 def : RWSysReg<"AMEVTYPER115_EL0", 0b11, 0b011, 0b1101, 0b1111, 0b111>;
1597 } //FeatureAM
1598
1599 // v8.4a Trace Extension registers
1600 //
1601 // Please note that the 8.4 spec also defines these registers:
1602 // TRCIDR1, ID_DFR0_EL1, ID_AA64DFR0_EL1, MDSCR_EL1, MDCR_EL2, and MDCR_EL3,
1603 // but they are already defined above.
1604 //
1605 //                                 Op0   Op1    CRn     CRm     Op2
1606 let Requires = [{ {AArch64::FeatureTRACEV8_4} }] in {
1607 def : RWSysReg<"TRFCR_EL1",        0b11, 0b000, 0b0001, 0b0010, 0b001>;
1608 def : RWSysReg<"TRFCR_EL2",        0b11, 0b100, 0b0001, 0b0010, 0b001>;
1609 def : RWSysReg<"TRFCR_EL12",       0b11, 0b101, 0b0001, 0b0010, 0b001>;
1610 } //FeatureTRACEV8_4
1611
1612 // v8.4a Timing insensitivity of data processing instructions
1613 // DIT: Data Independent Timing instructions
1614 //                                 Op0   Op1    CRn     CRm     Op2
1615 let Requires = [{ {AArch64::FeatureDIT} }] in {
1616 def : RWSysReg<"DIT",              0b11, 0b011, 0b0100, 0b0010, 0b101>;
1617 } //FeatureDIT
1618
1619 // v8.4a Enhanced Support for Nested Virtualization
1620 //                                 Op0   Op1    CRn     CRm     Op2
1621 let Requires = [{ {AArch64::FeatureNV} }] in {
1622 def : RWSysReg<"VNCR_EL2",         0b11, 0b100, 0b0010, 0b0010, 0b000>;
1623 } //FeatureNV
1624
1625 // SVE control registers
1626 //                                 Op0   Op1    CRn     CRm     Op2
1627 let Requires = [{ {AArch64::FeatureSVE} }] in {
1628 def : RWSysReg<"ZCR_EL1",          0b11, 0b000, 0b0001, 0b0010, 0b000>;
1629 def : RWSysReg<"ZCR_EL2",          0b11, 0b100, 0b0001, 0b0010, 0b000>;
1630 def : RWSysReg<"ZCR_EL3",          0b11, 0b110, 0b0001, 0b0010, 0b000>;
1631 def : RWSysReg<"ZCR_EL12",         0b11, 0b101, 0b0001, 0b0010, 0b000>;
1632 }
1633
1634 // V8.5a Spectre mitigation SSBS register
1635 //                     Op0   Op1    CRn     CRm     Op2
1636 let Requires = [{ {AArch64::FeatureSSBS} }] in
1637 def : RWSysReg<"SSBS", 0b11, 0b011, 0b0100, 0b0010, 0b110>;
1638
1639 // v8.5a Memory Tagging Extension
1640 //                                 Op0   Op1    CRn     CRm     Op2
1641 let Requires = [{ {AArch64::FeatureMTE} }] in {
1642 def : RWSysReg<"TCO",              0b11, 0b011, 0b0100, 0b0010, 0b111>;
1643 def : RWSysReg<"GCR_EL1",          0b11, 0b000, 0b0001, 0b0000, 0b110>;
1644 def : RWSysReg<"RGSR_EL1",         0b11, 0b000, 0b0001, 0b0000, 0b101>;
1645 def : RWSysReg<"TFSR_EL1",         0b11, 0b000, 0b0101, 0b0110, 0b000>;
1646 def : RWSysReg<"TFSR_EL2",         0b11, 0b100, 0b0101, 0b0110, 0b000>;
1647 def : RWSysReg<"TFSR_EL3",         0b11, 0b110, 0b0101, 0b0110, 0b000>;
1648 def : RWSysReg<"TFSR_EL12",        0b11, 0b101, 0b0101, 0b0110, 0b000>;
1649 def : RWSysReg<"TFSRE0_EL1",       0b11, 0b000, 0b0101, 0b0110, 0b001>;
1650 def : ROSysReg<"GMID_EL1",         0b11, 0b001, 0b0000, 0b0000, 0b100>;
1651 } // HasMTE
1652
1653 // Embedded Trace Extension R/W System registers
1654 let Requires = [{ {AArch64::FeatureETE} }] in {
1655 //              Name            Op0   Op1    CRn     CRm     Op2
1656 def : RWSysReg<"TRCRSR",        0b10, 0b001, 0b0000, 0b1010, 0b000>;
1657 //  TRCEXTINSELR0 has the same encoding as ETM TRCEXTINSELR
1658 def : RWSysReg<"TRCEXTINSELR0", 0b10, 0b001, 0b0000, 0b1000, 0b100>;
1659 def : RWSysReg<"TRCEXTINSELR1", 0b10, 0b001, 0b0000, 0b1001, 0b100>;
1660 def : RWSysReg<"TRCEXTINSELR2", 0b10, 0b001, 0b0000, 0b1010, 0b100>;
1661 def : RWSysReg<"TRCEXTINSELR3", 0b10, 0b001, 0b0000, 0b1011, 0b100>;
1662 } // FeatureETE
1663
1664 // Trace Buffer Extension System registers
1665 let Requires = [{ {AArch64::FeatureTRBE} }] in {
1666 //                   Name       Op0   Op1    CRn     CRm     Op2
1667 def : RWSysReg<"TRBLIMITR_EL1", 0b11, 0b000, 0b1001, 0b1011, 0b000>;
1668 def : RWSysReg<"TRBPTR_EL1",    0b11, 0b000, 0b1001, 0b1011, 0b001>;
1669 def : RWSysReg<"TRBBASER_EL1",  0b11, 0b000, 0b1001, 0b1011, 0b010>;
1670 def : RWSysReg<"TRBSR_EL1",     0b11, 0b000, 0b1001, 0b1011, 0b011>;
1671 def : RWSysReg<"TRBMAR_EL1",    0b11, 0b000, 0b1001, 0b1011, 0b100>;
1672 def : RWSysReg<"TRBTRG_EL1",    0b11, 0b000, 0b1001, 0b1011, 0b110>;
1673 def : ROSysReg<"TRBIDR_EL1",    0b11, 0b000, 0b1001, 0b1011, 0b111>;
1674 } // FeatureTRBE
1675
1676
1677 // v8.6a Activity Monitors Virtualization Support
1678 let Requires = [{ {AArch64::FeatureAMVS} }] in {
1679 //              Name            Op0   Op1    CRn     CRm     Op2
1680 def : ROSysReg<"AMCG1IDR_EL0",  0b11, 0b011, 0b1101, 0b0010, 0b110>;
1681 foreach n = 0-15 in {
1682   foreach x = 0-1 in {
1683   def : RWSysReg<"AMEVCNTVOFF"#x#n#"_EL2",
1684     0b11, 0b100, 0b1101, 0b1000, 0b000>{
1685       let Encoding{4} = x;
1686       let Encoding{3-0} = n;
1687     }
1688   }
1689 }
1690 }
1691
1692 // v8.6a Fine Grained Virtualization Traps
1693 //                                 Op0   Op1    CRn     CRm     Op2
1694 let Requires = [{ {AArch64::FeatureFineGrainedTraps} }] in {
1695 def : RWSysReg<"HFGRTR_EL2",       0b11, 0b100, 0b0001, 0b0001, 0b100>;
1696 def : RWSysReg<"HFGWTR_EL2",       0b11, 0b100, 0b0001, 0b0001, 0b101>;
1697 def : RWSysReg<"HFGITR_EL2",       0b11, 0b100, 0b0001, 0b0001, 0b110>;
1698 def : RWSysReg<"HDFGRTR_EL2",      0b11, 0b100, 0b0011, 0b0001, 0b100>;
1699 def : RWSysReg<"HDFGWTR_EL2",      0b11, 0b100, 0b0011, 0b0001, 0b101>;
1700 def : RWSysReg<"HAFGRTR_EL2",      0b11, 0b100, 0b0011, 0b0001, 0b110>;
1701
1702 // v8.9a/v9.4a additions to Fine Grained Traps (FEAT_FGT2)
1703 //                                 Op0   Op1    CRn     CRm     Op2
1704 def : RWSysReg<"HDFGRTR2_EL2",     0b11, 0b100, 0b0011, 0b0001, 0b000>;
1705 def : RWSysReg<"HDFGWTR2_EL2",     0b11, 0b100, 0b0011, 0b0001, 0b001>;
1706 def : RWSysReg<"HFGRTR2_EL2",      0b11, 0b100, 0b0011, 0b0001, 0b010>;
1707 def : RWSysReg<"HFGWTR2_EL2",      0b11, 0b100, 0b0011, 0b0001, 0b011>;
1708 def : RWSysReg<"HFGITR2_EL2",      0b11, 0b100, 0b0011, 0b0001, 0b111>;
1709 }
1710
1711 // v8.6a Enhanced Counter Virtualization
1712 //                                 Op0   Op1    CRn     CRm     Op2
1713 let Requires = [{ {AArch64::FeatureEnhancedCounterVirtualization} }] in {
1714 def : RWSysReg<"CNTSCALE_EL2",     0b11, 0b100, 0b1110, 0b0000, 0b100>;
1715 def : RWSysReg<"CNTISCALE_EL2",    0b11, 0b100, 0b1110, 0b0000, 0b101>;
1716 def : RWSysReg<"CNTPOFF_EL2",      0b11, 0b100, 0b1110, 0b0000, 0b110>;
1717 def : RWSysReg<"CNTVFRQ_EL2",      0b11, 0b100, 0b1110, 0b0000, 0b111>;
1718 def : ROSysReg<"CNTPCTSS_EL0",     0b11, 0b011, 0b1110, 0b0000, 0b101>;
1719 def : ROSysReg<"CNTVCTSS_EL0",     0b11, 0b011, 0b1110, 0b0000, 0b110>;
1720 }
1721
1722 // v8.7a LD64B/ST64B Accelerator Extension system register
1723 let Requires = [{ {AArch64::FeatureLS64} }] in
1724 def : RWSysReg<"ACCDATA_EL1",       0b11, 0b000, 0b1101, 0b0000, 0b101>;
1725
1726 // Branch Record Buffer system registers
1727 let Requires = [{ {AArch64::FeatureBRBE} }] in {
1728 def : RWSysReg<"BRBCR_EL1",         0b10, 0b001, 0b1001, 0b0000, 0b000>;
1729 def : RWSysReg<"BRBCR_EL12",        0b10, 0b101, 0b1001, 0b0000, 0b000>;
1730 def : RWSysReg<"BRBCR_EL2",         0b10, 0b100, 0b1001, 0b0000, 0b000>;
1731 def : RWSysReg<"BRBFCR_EL1",        0b10, 0b001, 0b1001, 0b0000, 0b001>;
1732 def : ROSysReg<"BRBIDR0_EL1",       0b10, 0b001, 0b1001, 0b0010, 0b000>;
1733 def : RWSysReg<"BRBINFINJ_EL1",     0b10, 0b001, 0b1001, 0b0001, 0b000>;
1734 def : RWSysReg<"BRBSRCINJ_EL1",     0b10, 0b001, 0b1001, 0b0001, 0b001>;
1735 def : RWSysReg<"BRBTGTINJ_EL1",     0b10, 0b001, 0b1001, 0b0001, 0b010>;
1736 def : RWSysReg<"BRBTS_EL1",         0b10, 0b001, 0b1001, 0b0000, 0b010>;
1737 foreach n = 0-31 in {
1738   defvar nb = !cast<bits<5>>(n);
1739   def : ROSysReg<"BRBINF"#n#"_EL1", 0b10, 0b001, 0b1000, nb{3-0}, {nb{4},0b00}>;
1740   def : ROSysReg<"BRBSRC"#n#"_EL1", 0b10, 0b001, 0b1000, nb{3-0}, {nb{4},0b01}>;
1741   def : ROSysReg<"BRBTGT"#n#"_EL1", 0b10, 0b001, 0b1000, nb{3-0}, {nb{4},0b10}>;
1742 }
1743 }
1744
1745 // Statistical Profiling Extension system register
1746 let Requires = [{ {AArch64::FeatureSPE_EEF} }] in
1747 def : RWSysReg<"PMSNEVFR_EL1",      0b11, 0b000, 0b1001, 0b1001, 0b001>;
1748
1749 // Cyclone specific system registers
1750 //                                 Op0    Op1     CRn     CRm    Op2
1751 let Requires = [{ {AArch64::FeatureAppleA7SysReg} }] in
1752 def : RWSysReg<"CPM_IOACC_CTL_EL3", 0b11, 0b111, 0b1111, 0b0010, 0b000>;
1753
1754 // Scalable Matrix Extension (SME)
1755 //                                 Op0   Op1    CRn     CRm     Op2
1756 let Requires = [{ {AArch64::FeatureSME} }] in {
1757 def : RWSysReg<"SMCR_EL1",         0b11, 0b000, 0b0001, 0b0010, 0b110>;
1758 def : RWSysReg<"SMCR_EL2",         0b11, 0b100, 0b0001, 0b0010, 0b110>;
1759 def : RWSysReg<"SMCR_EL3",         0b11, 0b110, 0b0001, 0b0010, 0b110>;
1760 def : RWSysReg<"SMCR_EL12",        0b11, 0b101, 0b0001, 0b0010, 0b110>;
1761 def : RWSysReg<"SVCR",             0b11, 0b011, 0b0100, 0b0010, 0b010>;
1762 def : RWSysReg<"SMPRI_EL1",        0b11, 0b000, 0b0001, 0b0010, 0b100>;
1763 def : RWSysReg<"SMPRIMAP_EL2",     0b11, 0b100, 0b0001, 0b0010, 0b101>;
1764 def : ROSysReg<"SMIDR_EL1",        0b11, 0b001, 0b0000, 0b0000, 0b110>;
1765 def : RWSysReg<"TPIDR2_EL0",       0b11, 0b011, 0b1101, 0b0000, 0b101>;
1766 } // HasSME
1767
1768 // v8.4a MPAM and SME registers
1769 //                              Op0   Op1    CRn     CRm     Op2
1770 let Requires = [{ {AArch64::FeatureMPAM, AArch64::FeatureSME} }] in {
1771 def : RWSysReg<"MPAMSM_EL1",    0b11, 0b000, 0b1010, 0b0101, 0b011>;
1772 } // HasMPAM, HasSME
1773
1774 // v8.8a Non-Maskable Interrupts
1775 let Requires = [{ {AArch64::FeatureNMI} }] in {
1776   //                               Op0   Op1    CRn     CRm     Op2
1777   def : RWSysReg<"ALLINT",         0b11, 0b000, 0b0100, 0b0011, 0b000>;
1778   def : ROSysReg<"ICC_NMIAR1_EL1", 0b11, 0b000, 0b1100, 0b1001, 0b101>; // FEAT_GICv3_NMI
1779 }
1780
1781 // v9.4a Guarded Control Stack Extension (GCS)
1782 //                            Op0   Op1    CRn     CRm     Op2
1783 def : RWSysReg<"GCSCR_EL1",   0b11, 0b000, 0b0010, 0b0101, 0b000>;
1784 def : RWSysReg<"GCSPR_EL1",   0b11, 0b000, 0b0010, 0b0101, 0b001>;
1785 def : RWSysReg<"GCSCRE0_EL1", 0b11, 0b000, 0b0010, 0b0101, 0b010>;
1786 def : RWSysReg<"GCSPR_EL0",   0b11, 0b011, 0b0010, 0b0101, 0b001>;
1787 def : RWSysReg<"GCSCR_EL2",   0b11, 0b100, 0b0010, 0b0101, 0b000>;
1788 def : RWSysReg<"GCSPR_EL2",   0b11, 0b100, 0b0010, 0b0101, 0b001>;
1789 def : RWSysReg<"GCSCR_EL12",  0b11, 0b101, 0b0010, 0b0101, 0b000>;
1790 def : RWSysReg<"GCSPR_EL12",  0b11, 0b101, 0b0010, 0b0101, 0b001>;
1791 def : RWSysReg<"GCSCR_EL3",   0b11, 0b110, 0b0010, 0b0101, 0b000>;
1792 def : RWSysReg<"GCSPR_EL3",   0b11, 0b110, 0b0010, 0b0101, 0b001>;
1793
1794 // v8.9a/v9.4a Memory Attribute Index Enhancement (FEAT_AIE)
1795 //                            Op0   Op1    CRn     CRm     Op2
1796 def : RWSysReg<"AMAIR2_EL1",  0b11, 0b000, 0b1010, 0b0011, 0b001>;
1797 def : RWSysReg<"AMAIR2_EL12", 0b11, 0b101, 0b1010, 0b0011, 0b001>;
1798 def : RWSysReg<"AMAIR2_EL2",  0b11, 0b100, 0b1010, 0b0011, 0b001>;
1799 def : RWSysReg<"AMAIR2_EL3",  0b11, 0b110, 0b1010, 0b0011, 0b001>;
1800 def : RWSysReg<"MAIR2_EL1",   0b11, 0b000, 0b1010, 0b0010, 0b001>;
1801 def : RWSysReg<"MAIR2_EL12",  0b11, 0b101, 0b1010, 0b0010, 0b001>;
1802 def : RWSysReg<"MAIR2_EL2",   0b11, 0b100, 0b1010, 0b0001, 0b001>;
1803 def : RWSysReg<"MAIR2_EL3",   0b11, 0b110, 0b1010, 0b0001, 0b001>;
1804
1805 // v8.9a/9.4a Stage 1 Permission Indirection Extension (FEAT_S1PIE)
1806 //                            Op0   Op1    CRn     CRm     Op2
1807 def : RWSysReg<"PIRE0_EL1",   0b11, 0b000, 0b1010, 0b0010, 0b010>;
1808 def : RWSysReg<"PIRE0_EL12",  0b11, 0b101, 0b1010, 0b0010, 0b010>;
1809 def : RWSysReg<"PIRE0_EL2",   0b11, 0b100, 0b1010, 0b0010, 0b010>;
1810 def : RWSysReg<"PIR_EL1",     0b11, 0b000, 0b1010, 0b0010, 0b011>;
1811 def : RWSysReg<"PIR_EL12",    0b11, 0b101, 0b1010, 0b0010, 0b011>;
1812 def : RWSysReg<"PIR_EL2",     0b11, 0b100, 0b1010, 0b0010, 0b011>;
1813 def : RWSysReg<"PIR_EL3",     0b11, 0b110, 0b1010, 0b0010, 0b011>;
1814
1815 // v8.9a/v9.4a Stage 2 Permission Indirection Extension (FEAT_S2PIE)
1816 //                            Op0   Op1    CRn     CRm     Op2
1817 def : RWSysReg<"S2PIR_EL2",   0b11, 0b100, 0b1010, 0b0010, 0b101>;
1818
1819 // v8.9a/v9.4a Stage 1 Permission Overlay Extension (FEAT_S1POE)
1820 //                            Op0   Op1    CRn     CRm     Op2
1821 def : RWSysReg<"POR_EL0",     0b11, 0b011, 0b1010, 0b0010, 0b100>;
1822 def : RWSysReg<"POR_EL1",     0b11, 0b000, 0b1010, 0b0010, 0b100>;
1823 def : RWSysReg<"POR_EL12",    0b11, 0b101, 0b1010, 0b0010, 0b100>;
1824 def : RWSysReg<"POR_EL2",     0b11, 0b100, 0b1010, 0b0010, 0b100>;
1825 def : RWSysReg<"POR_EL3",     0b11, 0b110, 0b1010, 0b0010, 0b100>;
1826
1827 // v8.9a/v9.4a Stage 2 Permission Overlay Extension (FEAT_S2POE)
1828 //                            Op0   Op1    CRn     CRm     Op2
1829 def : RWSysReg<"S2POR_EL1",   0b11, 0b000, 0b1010, 0b0010, 0b101>;
1830
1831 // v8.9a/v9.4a Extension to System Control Registers (FEAT_SCTLR2)
1832 //                            Op0   Op1    CRn     CRm     Op2
1833 def : RWSysReg<"SCTLR2_EL1",  0b11, 0b000, 0b0001, 0b0000, 0b011>;
1834 def : RWSysReg<"SCTLR2_EL12", 0b11, 0b101, 0b0001, 0b0000, 0b011>;
1835 def : RWSysReg<"SCTLR2_EL2",  0b11, 0b100, 0b0001, 0b0000, 0b011>;
1836 def : RWSysReg<"SCTLR2_EL3",  0b11, 0b110, 0b0001, 0b0000, 0b011>;
1837
1838 // v8.9a/v9.4a Extension to Translation Control Registers (FEAT_TCR2)
1839 //                            Op0   Op1    CRn     CRm     Op2
1840 def : RWSysReg<"TCR2_EL1",    0b11, 0b000, 0b0010, 0b0000, 0b011>;
1841 def : RWSysReg<"TCR2_EL12",   0b11, 0b101, 0b0010, 0b0000, 0b011>;
1842 def : RWSysReg<"TCR2_EL2",    0b11, 0b100, 0b0010, 0b0000, 0b011>;
1843
1844 // v8.9a/9.4a Translation Hardening Extension (FEAT_THE)
1845 //                             Op0   Op1    CRn     CRm     Op2
1846 let Requires = [{ {AArch64::FeatureTHE} }] in {
1847 def : RWSysReg<"RCWMASK_EL1",  0b11, 0b000, 0b1101, 0b0000, 0b110>;
1848 def : RWSysReg<"RCWSMASK_EL1", 0b11, 0b000, 0b1101, 0b0000, 0b011>;
1849 }
1850
1851 // v8.9a/9.4a new Debug feature (FEAT_DEBUGv8p9)
1852 //                            Op0   Op1    CRn     CRm     Op2
1853 def : RWSysReg<"MDSELR_EL1", 0b10, 0b000, 0b0000, 0b0100, 0b010>;
1854
1855 // v8.9a/9.4a new Performance Monitors Extension (FEAT_PMUv3p9)
1856 //                            Op0   Op1    CRn     CRm     Op2
1857 def : RWSysReg<"PMUACR_EL1", 0b11, 0b000, 0b1001, 0b1110, 0b100>;
1858
1859 // v8.9a/9.4a PMU Snapshot Extension (FEAT_PMUv3_SS)
1860 //                                  Op0   Op1    CRn     CRm     Op2
1861 def : ROSysReg<"PMCCNTSVR_EL1",     0b10, 0b000, 0b1110, 0b1011, 0b111>;
1862 def : ROSysReg<"PMICNTSVR_EL1",     0b10, 0b000, 0b1110, 0b1100, 0b000>;
1863 def : RWSysReg<"PMSSCR_EL1",        0b11, 0b000, 0b1001, 0b1101, 0b011>;
1864 foreach n = 0-30 in {
1865   defvar nb = !cast<bits<5>>(n);
1866   def : ROSysReg<"PMEVCNTSVR"#n#"_EL1", 0b10, 0b000, 0b1110, {0b10,nb{4-3}}, nb{2-0}>;
1867 }
1868
1869 // v8.9a/v9.4a PMUv3 Fixed-function instruction counter (FEAT_PMUv3_ICNTR)
1870 //                                  Op0   Op1    CRn     CRm     Op2
1871 def : RWSysReg<"PMICNTR_EL0",       0b11, 0b011, 0b1001, 0b0100, 0b000>;
1872 def : RWSysReg<"PMICFILTR_EL0",     0b11, 0b011, 0b1001, 0b0110, 0b000>;
1873
1874 // v8.9a/v9.4a PMUv3 Performance Monitors Zero with Mask (FEAT_PMUv3p9/FEAT_PMUv3_ICNTR)
1875 //                                  Op0   Op1    CRn     CRm     Op2
1876 def : WOSysReg<"PMZR_EL0",          0b11, 0b011, 0b1001, 0b1101, 0b100>;
1877
1878 // v8.9a/9.4a Synchronous-Exception-Based Event Profiling extension (FEAT_SEBEP)
1879 //                              Op0   Op1    CRn     CRm     Op2
1880 def : RWSysReg<"PMECR_EL1",     0b11, 0b000, 0b1001, 0b1110, 0b101>;
1881 def : RWSysReg<"PMIAR_EL1",     0b11, 0b000, 0b1001, 0b1110, 0b111>;
1882
1883 // v8.9a/9.4a System Performance Monitors Extension (FEAT_SPMU)
1884 //                                  Op0   Op1    CRn     CRm     Op2
1885 def : RWSysReg<"SPMACCESSR_EL1",    0b10, 0b000, 0b1001, 0b1101, 0b011>;
1886 def : RWSysReg<"SPMACCESSR_EL12",   0b10, 0b101, 0b1001, 0b1101, 0b011>;
1887 def : RWSysReg<"SPMACCESSR_EL2",    0b10, 0b100, 0b1001, 0b1101, 0b011>;
1888 def : RWSysReg<"SPMACCESSR_EL3",    0b10, 0b110, 0b1001, 0b1101, 0b011>;
1889 def : RWSysReg<"SPMCNTENCLR_EL0",   0b10, 0b011, 0b1001, 0b1100, 0b010>;
1890 def : RWSysReg<"SPMCNTENSET_EL0",   0b10, 0b011, 0b1001, 0b1100, 0b001>;
1891 def : RWSysReg<"SPMCR_EL0",         0b10, 0b011, 0b1001, 0b1100, 0b000>;
1892 def : ROSysReg<"SPMDEVAFF_EL1",     0b10, 0b000, 0b1001, 0b1101, 0b110>;
1893 def : ROSysReg<"SPMDEVARCH_EL1",    0b10, 0b000, 0b1001, 0b1101, 0b101>;
1894 foreach n = 0-15 in {
1895   defvar nb = !cast<bits<4>>(n);
1896   //                                     Op0   Op1    CRn     CRm            Op2
1897   def : RWSysReg<"SPMEVCNTR"#n#"_EL0",   0b10, 0b011, 0b1110, {0b000,nb{3}}, nb{2-0}>;
1898   def : RWSysReg<"SPMEVFILT2R"#n#"_EL0", 0b10, 0b011, 0b1110, {0b011,nb{3}}, nb{2-0}>;
1899   def : RWSysReg<"SPMEVFILTR"#n#"_EL0",  0b10, 0b011, 0b1110, {0b010,nb{3}}, nb{2-0}>;
1900   def : RWSysReg<"SPMEVTYPER"#n#"_EL0",  0b10, 0b011, 0b1110, {0b001,nb{3}}, nb{2-0}>;
1901 }
1902 //                                  Op0   Op1    CRn     CRm     Op2
1903 def : ROSysReg<"SPMIIDR_EL1",       0b10, 0b000, 0b1001, 0b1101, 0b100>;
1904 def : RWSysReg<"SPMINTENCLR_EL1",   0b10, 0b000, 0b1001, 0b1110, 0b010>;
1905 def : RWSysReg<"SPMINTENSET_EL1",   0b10, 0b000, 0b1001, 0b1110, 0b001>;
1906 def : RWSysReg<"SPMOVSCLR_EL0",     0b10, 0b011, 0b1001, 0b1100, 0b011>;
1907 def : RWSysReg<"SPMOVSSET_EL0",     0b10, 0b011, 0b1001, 0b1110, 0b011>;
1908 def : RWSysReg<"SPMSELR_EL0",       0b10, 0b011, 0b1001, 0b1100, 0b101>;
1909 def : ROSysReg<"SPMCGCR0_EL1",      0b10, 0b000, 0b1001, 0b1101, 0b000>;
1910 def : ROSysReg<"SPMCGCR1_EL1",      0b10, 0b000, 0b1001, 0b1101, 0b001>;
1911 def : ROSysReg<"SPMCFGR_EL1",       0b10, 0b000, 0b1001, 0b1101, 0b111>;
1912 def : RWSysReg<"SPMROOTCR_EL3",     0b10, 0b110, 0b1001, 0b1110, 0b111>;
1913 def : RWSysReg<"SPMSCR_EL1",        0b10, 0b111, 0b1001, 0b1110, 0b111>;
1914
1915 // v8.9a/9.4a Instrumentation Extension (FEAT_ITE)
1916 //                                  Op0   Op1    CRn     CRm     Op2
1917 let Requires = [{ {AArch64::FeatureITE} }] in {
1918 def : RWSysReg<"TRCITEEDCR",        0b10, 0b001, 0b0000, 0b0010, 0b001>;
1919 def : RWSysReg<"TRCITECR_EL1",      0b11, 0b000, 0b0001, 0b0010, 0b011>;
1920 def : RWSysReg<"TRCITECR_EL12",     0b11, 0b101, 0b0001, 0b0010, 0b011>;
1921 def : RWSysReg<"TRCITECR_EL2",      0b11, 0b100, 0b0001, 0b0010, 0b011>;
1922 }
1923
1924 // v8.9a/9.4a SPE Data Source Filtering (FEAT_SPE_FDS)
1925 //                                  Op0   Op1    CRn     CRm     Op2
1926 def : RWSysReg<"PMSDSFR_EL1",       0b11, 0b000, 0b1001, 0b1010, 0b100>;
1927
1928 // v8.9a/9.4a RASv2 (FEAT_RASv2)
1929 //                                  Op0   Op1    CRn     CRm     Op2
1930 let Requires = [{ {AArch64::FeatureRASv2} }] in
1931 def : ROSysReg<"ERXGSR_EL1",        0b11, 0b000, 0b0101, 0b0011, 0b010>;
1932
1933 // v8.9a/9.4a Physical Fault Address (FEAT_PFAR)
1934 //                                  Op0   Op1    CRn     CRm     Op2
1935 def : RWSysReg<"PFAR_EL1",          0b11, 0b000, 0b0110, 0b0000, 0b101>;
1936 def : RWSysReg<"PFAR_EL12",         0b11, 0b101, 0b0110, 0b0000, 0b101>;
1937 def : RWSysReg<"PFAR_EL2",          0b11, 0b100, 0b0110, 0b0000, 0b101>;
1938
1939 // v9.4a Exception-based event profiling (FEAT_EBEP)
1940 //                                  Op0   Op1    CRn     CRm     Op2
1941 def : RWSysReg<"PM",                0b11, 0b000, 0b0100, 0b0011, 0b001>;
1942
1943 // 2023 ISA Extension
1944 // AArch64 Floating-point Mode Register controls behaviors of the FP8
1945 // instructions (FEAT_FPMR)
1946 let Requires = [{ {AArch64::FeatureFPMR} }] in {
1947 //                                 Op0   Op1    CRn     CRm     Op2
1948 def : ROSysReg<"ID_AA64FPFR0_EL1", 0b11, 0b000, 0b0000, 0b0100, 0b111>;
1949 def : RWSysReg<"FPMR",             0b11, 0b011, 0b0100, 0b0100, 0b010>;
1950 }
1951
1952 // v9.5a Software Stepping Enhancements (FEAT_STEP2)
1953 //                                  Op0   Op1    CRn     CRm     Op2
1954 def : RWSysReg<"MDSTEPOP_EL1",      0b10, 0b000, 0b0000, 0b0101, 0b010>;
1955
1956 // v9.5a System PMU zero register (FEAT_SPMU2)
1957 //                                  Op0   Op1    CRn     CRm     Op2
1958 def : WOSysReg<"SPMZR_EL0",         0b10, 0b011, 0b1001, 0b1100, 0b100>;
1959
1960 // v9.5a Delegated SError exceptions for EL3 (FEAT_E3DSE)
1961 //                                  Op0   Op1    CRn     CRm     Op2
1962 def : RWSysReg<"VDISR_EL3",         0b11, 0b110, 0b1100, 0b0001, 0b001>;
1963 def : RWSysReg<"VSESR_EL3",         0b11, 0b110, 0b0101, 0b0010, 0b011>;
1964
1965 // v9.5a Hardware Dirty State Tracking Structure (FEAT_HDBSS)
1966 //                                  Op0   Op1    CRn     CRm     Op2
1967 def : RWSysReg<"HDBSSBR_EL2",       0b11, 0b100, 0b0010, 0b0011, 0b010>;
1968 def : RWSysReg<"HDBSSPROD_EL2",     0b11, 0b100, 0b0010, 0b0011, 0b011>;
1969
1970 // v9.5a Hardware Accelerator for Cleaning Dirty State (FEAT_HACDBS)
1971 //                                  Op0   Op1    CRn     CRm     Op2
1972 def : RWSysReg<"HACDBSBR_EL2",      0b11, 0b100, 0b0010, 0b0011, 0b100>;
1973 def : RWSysReg<"HACDBSCONS_EL2",    0b11, 0b100, 0b0010, 0b0011, 0b101>;
1974
1975 // v9.5a Fine Grained Write Trap EL3 (FEAT_FGWTE3)
1976 //                                  Op0   Op1    CRn     CRm     Op2
1977 def : RWSysReg<"FGWTE3_EL3",        0b11, 0b110, 0b0001, 0b0001, 0b101>;