llvm/test/CodeGen/AArch64/GlobalISel/legalize-ceil.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py UTC_ARGS: --version 2
   2 # RUN: llc -mtriple=arm64-unknown-unknown -global-isel -O0 -mattr=-fullfp16 -run-pass=legalizer %s -o - | FileCheck %s
   3
   4 --- |
   5   define <8 x half> @test_v8f16.ceil(<8 x half> %a) {
   6     ret <8 x half> %a
   7   }
   8
   9   define <4 x half> @test_v4f16.ceil(<4 x half> %a) {
  10     ret <4 x half> %a
  11   }
  12
  13 ...
  14 ---
  15 name:            test_v8f16.ceil
  16 alignment:       4
  17 tracksRegLiveness: true
  18 registers:
  19   - { id: 0, class: _ }
  20   - { id: 1, class: _ }
  21 body:             |
  22   bb.1 (%ir-block.0):
  23     liveins: $q0
  24     ; CHECK-LABEL: name: test_v8f16.ceil
  25     ; CHECK: liveins: $q0
  26     ; CHECK-NEXT: {{  $}}
  27     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(<8 x s16>) = COPY $q0
  28     ; CHECK-NEXT: [[UV:%[0-9]+]]:_(<4 x s16>), [[UV1:%[0-9]+]]:_(<4 x s16>) = G_UNMERGE_VALUES [[COPY]](<8 x s16>)
  29     ; CHECK-NEXT: [[FPEXT:%[0-9]+]]:_(<4 x s32>) = G_FPEXT [[UV]](<4 x s16>)
  30     ; CHECK-NEXT: [[FPEXT1:%[0-9]+]]:_(<4 x s32>) = G_FPEXT [[UV1]](<4 x s16>)
  31     ; CHECK-NEXT: [[FCEIL:%[0-9]+]]:_(<4 x s32>) = G_FCEIL [[FPEXT]]
  32     ; CHECK-NEXT: [[FCEIL1:%[0-9]+]]:_(<4 x s32>) = G_FCEIL [[FPEXT1]]
  33     ; CHECK-NEXT: [[FPTRUNC:%[0-9]+]]:_(<4 x s16>) = G_FPTRUNC [[FCEIL]](<4 x s32>)
  34     ; CHECK-NEXT: [[FPTRUNC1:%[0-9]+]]:_(<4 x s16>) = G_FPTRUNC [[FCEIL1]](<4 x s32>)
  35     ; CHECK-NEXT: [[CONCAT_VECTORS:%[0-9]+]]:_(<8 x s16>) = G_CONCAT_VECTORS [[FPTRUNC]](<4 x s16>), [[FPTRUNC1]](<4 x s16>)
  36     ; CHECK-NEXT: $q0 = COPY [[CONCAT_VECTORS]](<8 x s16>)
  37     ; CHECK-NEXT: RET_ReallyLR implicit $q0
  38     %0:_(<8 x s16>) = COPY $q0
  39     %1:_(<8 x s16>) = G_FCEIL %0
  40     $q0 = COPY %1(<8 x s16>)
  41     RET_ReallyLR implicit $q0
  42
  43 ...
  44 ---
  45 name:            test_v4f16.ceil
  46 alignment:       4
  47 tracksRegLiveness: true
  48 registers:
  49   - { id: 0, class: _ }
  50   - { id: 1, class: _ }
  51 body:             |
  52   bb.1 (%ir-block.0):
  53     liveins: $d0
  54     ; CHECK-LABEL: name: test_v4f16.ceil
  55     ; CHECK: liveins: $d0
  56     ; CHECK-NEXT: {{  $}}
  57     ; CHECK-NEXT: [[COPY:%[0-9]+]]:_(<4 x s16>) = COPY $d0
  58     ; CHECK-NEXT: [[FPEXT:%[0-9]+]]:_(<4 x s32>) = G_FPEXT [[COPY]](<4 x s16>)
  59     ; CHECK-NEXT: [[FCEIL:%[0-9]+]]:_(<4 x s32>) = G_FCEIL [[FPEXT]]
  60     ; CHECK-NEXT: [[FPTRUNC:%[0-9]+]]:_(<4 x s16>) = G_FPTRUNC [[FCEIL]](<4 x s32>)
  61     ; CHECK-NEXT: $d0 = COPY [[FPTRUNC]](<4 x s16>)
  62     ; CHECK-NEXT: RET_ReallyLR implicit $d0
  63     %0:_(<4 x s16>) = COPY $d0
  64     %1:_(<4 x s16>) = G_FCEIL %0
  65     $d0 = COPY %1(<4 x s16>)
  66     RET_ReallyLR implicit $d0
  67
  68 ...