llvm/test/CodeGen/AArch64/GlobalISel/select-unmerge.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2
   3 # RUN: llc -O0 -mattr=-fullfp16 -mtriple=aarch64-- \
   4 # RUN: -run-pass=instruction-select -verify-machineinstrs -global-isel-abort=1 %s -o - | FileCheck %s
   5
   6 ---
   7 name:            test_v2s64_unmerge
   8 alignment:       4
   9 legalized:       true
  10 regBankSelected: true
  11 tracksRegLiveness: true
  12 registers:
  13   - { id: 0, class: fpr }
  14   - { id: 1, class: fpr }
  15   - { id: 2, class: fpr }
  16   - { id: 3, class: fpr }
  17 body:             |
  18   bb.1:
  19     liveins: $q0
  20     ; CHECK-LABEL: name: test_v2s64_unmerge
  21     ; CHECK: liveins: $q0
  22     ; CHECK-NEXT: {{  $}}
  23     ; CHECK-NEXT: [[COPY:%[0-9]+]]:fpr128 = COPY $q0
  24     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:fpr64 = COPY [[COPY]].dsub
  25     ; CHECK-NEXT: [[DUPi64_:%[0-9]+]]:fpr64 = DUPi64 [[COPY]], 1
  26     ; CHECK-NEXT: [[DEF:%[0-9]+]]:fpr128 = IMPLICIT_DEF
  27     ; CHECK-NEXT: [[INSERT_SUBREG:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF]], [[COPY1]], %subreg.dsub
  28     ; CHECK-NEXT: [[DEF1:%[0-9]+]]:fpr128 = IMPLICIT_DEF
  29     ; CHECK-NEXT: [[INSERT_SUBREG1:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF1]], [[DUPi64_]], %subreg.dsub
  30     ; CHECK-NEXT: [[INSvi64lane:%[0-9]+]]:fpr128 = INSvi64lane [[INSERT_SUBREG]], 1, [[INSERT_SUBREG1]], 0
  31     ; CHECK-NEXT: $q0 = COPY [[INSvi64lane]]
  32     ; CHECK-NEXT: RET_ReallyLR implicit $q0
  33     %0:fpr(<2 x s64>) = COPY $q0
  34
  35     ; Since 2 * 64 = 128, we can just directly copy.
  36     %2:fpr(s64), %3:fpr(s64) = G_UNMERGE_VALUES %0(<2 x s64>)
  37
  38     %1:fpr(<2 x s64>) = G_BUILD_VECTOR %2(s64), %3(s64)
  39     $q0 = COPY %1(<2 x s64>)
  40     RET_ReallyLR implicit $q0
  41 ...
  42 ---
  43 name:            test_v4s32_unmerge
  44 alignment:       4
  45 legalized:       true
  46 regBankSelected: true
  47 tracksRegLiveness: true
  48 registers:
  49   - { id: 0, class: fpr }
  50   - { id: 1, class: fpr }
  51   - { id: 2, class: fpr }
  52   - { id: 3, class: fpr }
  53   - { id: 4, class: fpr }
  54   - { id: 5, class: fpr }
  55 body:             |
  56   bb.1:
  57     liveins: $q0
  58     ; CHECK-LABEL: name: test_v4s32_unmerge
  59     ; CHECK: liveins: $q0
  60     ; CHECK-NEXT: {{  $}}
  61     ; CHECK-NEXT: [[COPY:%[0-9]+]]:fpr128 = COPY $q0
  62     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:fpr32 = COPY [[COPY]].ssub
  63     ; CHECK-NEXT: [[DUPi32_:%[0-9]+]]:fpr32 = DUPi32 [[COPY]], 1
  64     ; CHECK-NEXT: [[DUPi32_1:%[0-9]+]]:fpr32 = DUPi32 [[COPY]], 2
  65     ; CHECK-NEXT: [[DUPi32_2:%[0-9]+]]:fpr32 = DUPi32 [[COPY]], 3
  66     ; CHECK-NEXT: [[DEF:%[0-9]+]]:fpr128 = IMPLICIT_DEF
  67     ; CHECK-NEXT: [[INSERT_SUBREG:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF]], [[COPY1]], %subreg.ssub
  68     ; CHECK-NEXT: [[DEF1:%[0-9]+]]:fpr128 = IMPLICIT_DEF
  69     ; CHECK-NEXT: [[INSERT_SUBREG1:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF1]], [[DUPi32_]], %subreg.ssub
  70     ; CHECK-NEXT: [[INSvi32lane:%[0-9]+]]:fpr128 = INSvi32lane [[INSERT_SUBREG]], 1, [[INSERT_SUBREG1]], 0
  71     ; CHECK-NEXT: [[DEF2:%[0-9]+]]:fpr128 = IMPLICIT_DEF
  72     ; CHECK-NEXT: [[INSERT_SUBREG2:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF2]], [[DUPi32_1]], %subreg.ssub
  73     ; CHECK-NEXT: [[INSvi32lane1:%[0-9]+]]:fpr128 = INSvi32lane [[INSvi32lane]], 2, [[INSERT_SUBREG2]], 0
  74     ; CHECK-NEXT: [[DEF3:%[0-9]+]]:fpr128 = IMPLICIT_DEF
  75     ; CHECK-NEXT: [[INSERT_SUBREG3:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF3]], [[DUPi32_2]], %subreg.ssub
  76     ; CHECK-NEXT: [[INSvi32lane2:%[0-9]+]]:fpr128 = INSvi32lane [[INSvi32lane1]], 3, [[INSERT_SUBREG3]], 0
  77     ; CHECK-NEXT: $q0 = COPY [[INSvi32lane2]]
  78     ; CHECK-NEXT: RET_ReallyLR implicit $q0
  79     %0:fpr(<4 x s32>) = COPY $q0
  80
  81     ; Since 4 * 32 = 128, we can just directly copy.
  82     %2:fpr(s32), %3:fpr(s32), %4:fpr(s32), %5:fpr(s32) = G_UNMERGE_VALUES %0(<4 x s32>)
  83
  84     %1:fpr(<4 x s32>) = G_BUILD_VECTOR %2(s32), %3(s32), %4(s32), %5(s32)
  85     $q0 = COPY %1(<4 x s32>)
  86     RET_ReallyLR implicit $q0
  87 ...
  88 ---
  89 name:            test_v2s16_unmerge
  90 legalized:       true
  91 regBankSelected: true
  92 tracksRegLiveness: true
  93 registers:
  94   - { id: 0, class: fpr }
  95   - { id: 1, class: fpr }
  96   - { id: 2, class: fpr }
  97   - { id: 3, class: fpr }
  98   - { id: 4, class: fpr }
  99   - { id: 5, class: fpr }
 100 body:             |
 101   bb.1:
 102     liveins: $s0
 103
 104     ; CHECK-LABEL: name: test_v2s16_unmerge
 105     ; CHECK: liveins: $s0
 106     ; CHECK-NEXT: {{  $}}
 107     ; CHECK-NEXT: [[COPY:%[0-9]+]]:fpr32 = COPY $s0
 108     ; CHECK-NEXT: [[DEF:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 109     ; CHECK-NEXT: [[INSERT_SUBREG:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF]], [[COPY]], %subreg.ssub
 110     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:fpr16 = COPY [[INSERT_SUBREG]].hsub
 111     ; CHECK-NEXT: [[DUPi16_:%[0-9]+]]:fpr16 = DUPi16 [[INSERT_SUBREG]], 1
 112     ; CHECK-NEXT: $h0 = COPY [[COPY1]]
 113     ; CHECK-NEXT: $h1 = COPY [[DUPi16_]]
 114     ; CHECK-NEXT: RET_ReallyLR implicit $h0, implicit $h1
 115     %0:fpr(<2 x s16>) = COPY $s0
 116
 117     ; Since 2 * 16 != 128, we need to widen using implicit defs.
 118     ; Note that we expect to reuse one of the INSERT_SUBREG results, as CPYi16
 119     ; expects a lane > 0.
 120     %2:fpr(s16), %3:fpr(s16) = G_UNMERGE_VALUES %0(<2 x s16>)
 121
 122     $h0 = COPY %2(s16)
 123     $h1 = COPY %3(s16)
 124
 125     RET_ReallyLR implicit $h0, implicit $h1
 126 ...
 127 ---
 128 name:            test_v4s16_unmerge
 129 alignment:       4
 130 legalized:       true
 131 regBankSelected: true
 132 tracksRegLiveness: true
 133 registers:
 134   - { id: 0, class: fpr }
 135   - { id: 1, class: fpr }
 136   - { id: 2, class: fpr }
 137   - { id: 3, class: fpr }
 138   - { id: 4, class: fpr }
 139   - { id: 5, class: fpr }
 140 body:             |
 141   bb.1:
 142     liveins: $d0
 143     ; CHECK-LABEL: name: test_v4s16_unmerge
 144     ; CHECK: liveins: $d0
 145     ; CHECK-NEXT: {{  $}}
 146     ; CHECK-NEXT: [[COPY:%[0-9]+]]:fpr64 = COPY $d0
 147     ; CHECK-NEXT: [[DEF:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 148     ; CHECK-NEXT: [[INSERT_SUBREG:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF]], [[COPY]], %subreg.dsub
 149     ; CHECK-NEXT: [[DEF1:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 150     ; CHECK-NEXT: [[INSERT_SUBREG1:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF1]], [[COPY]], %subreg.dsub
 151     ; CHECK-NEXT: [[DEF2:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 152     ; CHECK-NEXT: [[INSERT_SUBREG2:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF2]], [[COPY]], %subreg.dsub
 153     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:fpr16 = COPY [[INSERT_SUBREG]].hsub
 154     ; CHECK-NEXT: [[DUPi16_:%[0-9]+]]:fpr16 = DUPi16 [[INSERT_SUBREG]], 1
 155     ; CHECK-NEXT: [[DUPi16_1:%[0-9]+]]:fpr16 = DUPi16 [[INSERT_SUBREG1]], 2
 156     ; CHECK-NEXT: [[DUPi16_2:%[0-9]+]]:fpr16 = DUPi16 [[INSERT_SUBREG2]], 3
 157     ; CHECK-NEXT: [[DEF3:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 158     ; CHECK-NEXT: [[INSERT_SUBREG3:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF3]], [[COPY1]], %subreg.hsub
 159     ; CHECK-NEXT: [[DEF4:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 160     ; CHECK-NEXT: [[INSERT_SUBREG4:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF4]], [[DUPi16_]], %subreg.hsub
 161     ; CHECK-NEXT: [[INSvi16lane:%[0-9]+]]:fpr128 = INSvi16lane [[INSERT_SUBREG3]], 1, [[INSERT_SUBREG4]], 0
 162     ; CHECK-NEXT: [[DEF5:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 163     ; CHECK-NEXT: [[INSERT_SUBREG5:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF5]], [[DUPi16_1]], %subreg.hsub
 164     ; CHECK-NEXT: [[INSvi16lane1:%[0-9]+]]:fpr128 = INSvi16lane [[INSvi16lane]], 2, [[INSERT_SUBREG5]], 0
 165     ; CHECK-NEXT: [[DEF6:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 166     ; CHECK-NEXT: [[INSERT_SUBREG6:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF6]], [[DUPi16_2]], %subreg.hsub
 167     ; CHECK-NEXT: [[INSvi16lane2:%[0-9]+]]:fpr128 = INSvi16lane [[INSvi16lane1]], 3, [[INSERT_SUBREG6]], 0
 168     ; CHECK-NEXT: [[COPY2:%[0-9]+]]:fpr64 = COPY [[INSvi16lane2]].dsub
 169     ; CHECK-NEXT: $d0 = COPY [[COPY2]]
 170     ; CHECK-NEXT: RET_ReallyLR implicit $d0
 171     %0:fpr(<4 x s16>) = COPY $d0
 172
 173     ; Since 4 * 16 != 128, we need to widen using implicit defs.
 174     ; Note that we expect to reuse one of the INSERT_SUBREG results, as CPYi16
 175     ; expects a lane > 0.
 176     %2:fpr(s16), %3:fpr(s16), %4:fpr(s16), %5:fpr(s16) = G_UNMERGE_VALUES %0(<4 x s16>)
 177
 178     %1:fpr(<4 x s16>) = G_BUILD_VECTOR %2(s16), %3(s16), %4(s16), %5(s16)
 179     $d0 = COPY %1(<4 x s16>)
 180     RET_ReallyLR implicit $d0
 181 ...
 182 ---
 183 name:            test_v8s16_unmerge
 184 alignment:       4
 185 legalized:       true
 186 regBankSelected: true
 187 tracksRegLiveness: true
 188 registers:
 189   - { id: 0, class: fpr }
 190   - { id: 1, class: fpr }
 191   - { id: 2, class: fpr }
 192   - { id: 3, class: fpr }
 193   - { id: 4, class: fpr }
 194   - { id: 5, class: fpr }
 195   - { id: 6, class: fpr }
 196   - { id: 7, class: fpr }
 197   - { id: 8, class: fpr }
 198   - { id: 9, class: fpr }
 199 body:             |
 200   bb.1:
 201     liveins: $q0
 202     ; CHECK-LABEL: name: test_v8s16_unmerge
 203     ; CHECK: liveins: $q0
 204     ; CHECK-NEXT: {{  $}}
 205     ; CHECK-NEXT: [[COPY:%[0-9]+]]:fpr128 = COPY $q0
 206     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:fpr16 = COPY [[COPY]].hsub
 207     ; CHECK-NEXT: [[DUPi16_:%[0-9]+]]:fpr16 = DUPi16 [[COPY]], 1
 208     ; CHECK-NEXT: [[DUPi16_1:%[0-9]+]]:fpr16 = DUPi16 [[COPY]], 2
 209     ; CHECK-NEXT: [[DUPi16_2:%[0-9]+]]:fpr16 = DUPi16 [[COPY]], 3
 210     ; CHECK-NEXT: [[DUPi16_3:%[0-9]+]]:fpr16 = DUPi16 [[COPY]], 4
 211     ; CHECK-NEXT: [[DUPi16_4:%[0-9]+]]:fpr16 = DUPi16 [[COPY]], 5
 212     ; CHECK-NEXT: [[DUPi16_5:%[0-9]+]]:fpr16 = DUPi16 [[COPY]], 6
 213     ; CHECK-NEXT: [[DUPi16_6:%[0-9]+]]:fpr16 = DUPi16 [[COPY]], 7
 214     ; CHECK-NEXT: [[DEF:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 215     ; CHECK-NEXT: [[INSERT_SUBREG:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF]], [[COPY1]], %subreg.hsub
 216     ; CHECK-NEXT: [[DEF1:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 217     ; CHECK-NEXT: [[INSERT_SUBREG1:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF1]], [[DUPi16_]], %subreg.hsub
 218     ; CHECK-NEXT: [[INSvi16lane:%[0-9]+]]:fpr128 = INSvi16lane [[INSERT_SUBREG]], 1, [[INSERT_SUBREG1]], 0
 219     ; CHECK-NEXT: [[DEF2:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 220     ; CHECK-NEXT: [[INSERT_SUBREG2:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF2]], [[DUPi16_1]], %subreg.hsub
 221     ; CHECK-NEXT: [[INSvi16lane1:%[0-9]+]]:fpr128 = INSvi16lane [[INSvi16lane]], 2, [[INSERT_SUBREG2]], 0
 222     ; CHECK-NEXT: [[DEF3:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 223     ; CHECK-NEXT: [[INSERT_SUBREG3:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF3]], [[DUPi16_2]], %subreg.hsub
 224     ; CHECK-NEXT: [[INSvi16lane2:%[0-9]+]]:fpr128 = INSvi16lane [[INSvi16lane1]], 3, [[INSERT_SUBREG3]], 0
 225     ; CHECK-NEXT: [[DEF4:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 226     ; CHECK-NEXT: [[INSERT_SUBREG4:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF4]], [[DUPi16_3]], %subreg.hsub
 227     ; CHECK-NEXT: [[INSvi16lane3:%[0-9]+]]:fpr128 = INSvi16lane [[INSvi16lane2]], 4, [[INSERT_SUBREG4]], 0
 228     ; CHECK-NEXT: [[DEF5:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 229     ; CHECK-NEXT: [[INSERT_SUBREG5:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF5]], [[DUPi16_4]], %subreg.hsub
 230     ; CHECK-NEXT: [[INSvi16lane4:%[0-9]+]]:fpr128 = INSvi16lane [[INSvi16lane3]], 5, [[INSERT_SUBREG5]], 0
 231     ; CHECK-NEXT: [[DEF6:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 232     ; CHECK-NEXT: [[INSERT_SUBREG6:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF6]], [[DUPi16_5]], %subreg.hsub
 233     ; CHECK-NEXT: [[INSvi16lane5:%[0-9]+]]:fpr128 = INSvi16lane [[INSvi16lane4]], 6, [[INSERT_SUBREG6]], 0
 234     ; CHECK-NEXT: [[DEF7:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 235     ; CHECK-NEXT: [[INSERT_SUBREG7:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF7]], [[DUPi16_6]], %subreg.hsub
 236     ; CHECK-NEXT: [[INSvi16lane6:%[0-9]+]]:fpr128 = INSvi16lane [[INSvi16lane5]], 7, [[INSERT_SUBREG7]], 0
 237     ; CHECK-NEXT: $q0 = COPY [[INSvi16lane6]]
 238     ; CHECK-NEXT: RET_ReallyLR implicit $q0
 239     %0:fpr(<8 x s16>) = COPY $q0
 240
 241     ; Since 8 * 16 = 128, we can just directly copy.
 242     %2:fpr(s16), %3:fpr(s16), %4:fpr(s16), %5:fpr(s16), %6:fpr(s16), %7:fpr(s16), %8:fpr(s16), %9:fpr(s16) = G_UNMERGE_VALUES %0(<8 x s16>)
 243
 244     %1:fpr(<8 x s16>) = G_BUILD_VECTOR %2:fpr(s16), %3:fpr(s16), %4:fpr(s16), %5:fpr(s16), %6:fpr(s16), %7:fpr(s16), %8:fpr(s16), %9:fpr(s16)
 245     $q0 = COPY %1(<8 x s16>)
 246     RET_ReallyLR implicit $q0
 247 ...
 248 ---
 249 name:            test_v8s8_unmerge
 250 alignment:       4
 251 legalized:       true
 252 regBankSelected: true
 253 tracksRegLiveness: true
 254 body:             |
 255   bb.1:
 256     liveins: $q0
 257     ; CHECK-LABEL: name: test_v8s8_unmerge
 258     ; CHECK: liveins: $q0
 259     ; CHECK-NEXT: {{  $}}
 260     ; CHECK-NEXT: [[COPY:%[0-9]+]]:fpr64 = COPY $d0
 261     ; CHECK-NEXT: [[DEF:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 262     ; CHECK-NEXT: [[INSERT_SUBREG:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF]], [[COPY]], %subreg.dsub
 263     ; CHECK-NEXT: [[DEF1:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 264     ; CHECK-NEXT: [[INSERT_SUBREG1:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF1]], [[COPY]], %subreg.dsub
 265     ; CHECK-NEXT: [[DEF2:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 266     ; CHECK-NEXT: [[INSERT_SUBREG2:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF2]], [[COPY]], %subreg.dsub
 267     ; CHECK-NEXT: [[DEF3:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 268     ; CHECK-NEXT: [[INSERT_SUBREG3:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF3]], [[COPY]], %subreg.dsub
 269     ; CHECK-NEXT: [[DEF4:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 270     ; CHECK-NEXT: [[INSERT_SUBREG4:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF4]], [[COPY]], %subreg.dsub
 271     ; CHECK-NEXT: [[DEF5:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 272     ; CHECK-NEXT: [[INSERT_SUBREG5:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF5]], [[COPY]], %subreg.dsub
 273     ; CHECK-NEXT: [[DEF6:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 274     ; CHECK-NEXT: [[INSERT_SUBREG6:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF6]], [[COPY]], %subreg.dsub
 275     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:fpr8 = COPY [[INSERT_SUBREG]].bsub
 276     ; CHECK-NEXT: [[DUPi8_:%[0-9]+]]:fpr8 = DUPi8 [[INSERT_SUBREG]], 1
 277     ; CHECK-NEXT: [[DUPi8_1:%[0-9]+]]:fpr8 = DUPi8 [[INSERT_SUBREG1]], 2
 278     ; CHECK-NEXT: [[DUPi8_2:%[0-9]+]]:fpr8 = DUPi8 [[INSERT_SUBREG2]], 3
 279     ; CHECK-NEXT: [[DUPi8_3:%[0-9]+]]:fpr8 = DUPi8 [[INSERT_SUBREG3]], 4
 280     ; CHECK-NEXT: [[DUPi8_4:%[0-9]+]]:fpr8 = DUPi8 [[INSERT_SUBREG4]], 5
 281     ; CHECK-NEXT: [[DUPi8_5:%[0-9]+]]:fpr8 = DUPi8 [[INSERT_SUBREG5]], 6
 282     ; CHECK-NEXT: [[DUPi8_6:%[0-9]+]]:fpr8 = DUPi8 [[INSERT_SUBREG6]], 7
 283     ; CHECK-NEXT: $b0 = COPY [[COPY1]]
 284     ; CHECK-NEXT: $b1 = COPY [[DUPi8_]]
 285     ; CHECK-NEXT: $b2 = COPY [[DUPi8_1]]
 286     ; CHECK-NEXT: $b3 = COPY [[DUPi8_2]]
 287     ; CHECK-NEXT: $b4 = COPY [[DUPi8_3]]
 288     ; CHECK-NEXT: $b5 = COPY [[DUPi8_4]]
 289     ; CHECK-NEXT: $b6 = COPY [[DUPi8_5]]
 290     ; CHECK-NEXT: $b7 = COPY [[DUPi8_6]]
 291     ; CHECK-NEXT: RET_ReallyLR implicit $d0
 292     %0:fpr(<8 x s8>) = COPY $d0
 293     %2:fpr(s8), %3:fpr(s8), %4:fpr(s8), %5:fpr(s8), %6:fpr(s8), %7:fpr(s8), %8:fpr(s8), %9:fpr(s8) = G_UNMERGE_VALUES %0(<8 x s8>)
 294     $b0 = COPY %2
 295     $b1 = COPY %3
 296     $b2 = COPY %4
 297     $b3 = COPY %5
 298     $b4 = COPY %6
 299     $b5 = COPY %7
 300     $b6 = COPY %8
 301     $b7 = COPY %9
 302     RET_ReallyLR implicit $d0
 303 ...
 304 ---
 305 name:            test_v16s8_unmerge
 306 alignment:       4
 307 legalized:       true
 308 regBankSelected: true
 309 tracksRegLiveness: true
 310 body:             |
 311   bb.1:
 312     liveins: $q0
 313     ; CHECK-LABEL: name: test_v16s8_unmerge
 314     ; CHECK: liveins: $q0
 315     ; CHECK-NEXT: {{  $}}
 316     ; CHECK-NEXT: [[COPY:%[0-9]+]]:fpr128 = COPY $q0
 317     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:fpr8 = COPY [[COPY]].bsub
 318     ; CHECK-NEXT: [[DUPi8_:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 1
 319     ; CHECK-NEXT: [[DUPi8_1:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 2
 320     ; CHECK-NEXT: [[DUPi8_2:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 3
 321     ; CHECK-NEXT: [[DUPi8_3:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 4
 322     ; CHECK-NEXT: [[DUPi8_4:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 5
 323     ; CHECK-NEXT: [[DUPi8_5:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 6
 324     ; CHECK-NEXT: [[DUPi8_6:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 7
 325     ; CHECK-NEXT: [[DUPi8_7:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 8
 326     ; CHECK-NEXT: [[DUPi8_8:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 9
 327     ; CHECK-NEXT: [[DUPi8_9:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 10
 328     ; CHECK-NEXT: [[DUPi8_10:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 11
 329     ; CHECK-NEXT: [[DUPi8_11:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 12
 330     ; CHECK-NEXT: [[DUPi8_12:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 13
 331     ; CHECK-NEXT: [[DUPi8_13:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 14
 332     ; CHECK-NEXT: [[DUPi8_14:%[0-9]+]]:fpr8 = DUPi8 [[COPY]], 15
 333     ; CHECK-NEXT: [[DEF:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 334     ; CHECK-NEXT: [[INSERT_SUBREG:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF]], [[COPY1]], %subreg.bsub
 335     ; CHECK-NEXT: [[DEF1:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 336     ; CHECK-NEXT: [[INSERT_SUBREG1:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF1]], [[DUPi8_]], %subreg.bsub
 337     ; CHECK-NEXT: [[INSvi8lane:%[0-9]+]]:fpr128 = INSvi8lane [[INSERT_SUBREG]], 1, [[INSERT_SUBREG1]], 0
 338     ; CHECK-NEXT: [[DEF2:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 339     ; CHECK-NEXT: [[INSERT_SUBREG2:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF2]], [[DUPi8_1]], %subreg.bsub
 340     ; CHECK-NEXT: [[INSvi8lane1:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane]], 2, [[INSERT_SUBREG2]], 0
 341     ; CHECK-NEXT: [[DEF3:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 342     ; CHECK-NEXT: [[INSERT_SUBREG3:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF3]], [[DUPi8_2]], %subreg.bsub
 343     ; CHECK-NEXT: [[INSvi8lane2:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane1]], 3, [[INSERT_SUBREG3]], 0
 344     ; CHECK-NEXT: [[DEF4:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 345     ; CHECK-NEXT: [[INSERT_SUBREG4:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF4]], [[DUPi8_3]], %subreg.bsub
 346     ; CHECK-NEXT: [[INSvi8lane3:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane2]], 4, [[INSERT_SUBREG4]], 0
 347     ; CHECK-NEXT: [[DEF5:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 348     ; CHECK-NEXT: [[INSERT_SUBREG5:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF5]], [[DUPi8_4]], %subreg.bsub
 349     ; CHECK-NEXT: [[INSvi8lane4:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane3]], 5, [[INSERT_SUBREG5]], 0
 350     ; CHECK-NEXT: [[DEF6:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 351     ; CHECK-NEXT: [[INSERT_SUBREG6:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF6]], [[DUPi8_5]], %subreg.bsub
 352     ; CHECK-NEXT: [[INSvi8lane5:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane4]], 6, [[INSERT_SUBREG6]], 0
 353     ; CHECK-NEXT: [[DEF7:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 354     ; CHECK-NEXT: [[INSERT_SUBREG7:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF7]], [[DUPi8_6]], %subreg.bsub
 355     ; CHECK-NEXT: [[INSvi8lane6:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane5]], 7, [[INSERT_SUBREG7]], 0
 356     ; CHECK-NEXT: [[DEF8:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 357     ; CHECK-NEXT: [[INSERT_SUBREG8:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF8]], [[DUPi8_7]], %subreg.bsub
 358     ; CHECK-NEXT: [[INSvi8lane7:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane6]], 8, [[INSERT_SUBREG8]], 0
 359     ; CHECK-NEXT: [[DEF9:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 360     ; CHECK-NEXT: [[INSERT_SUBREG9:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF9]], [[DUPi8_8]], %subreg.bsub
 361     ; CHECK-NEXT: [[INSvi8lane8:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane7]], 9, [[INSERT_SUBREG9]], 0
 362     ; CHECK-NEXT: [[DEF10:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 363     ; CHECK-NEXT: [[INSERT_SUBREG10:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF10]], [[DUPi8_9]], %subreg.bsub
 364     ; CHECK-NEXT: [[INSvi8lane9:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane8]], 10, [[INSERT_SUBREG10]], 0
 365     ; CHECK-NEXT: [[DEF11:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 366     ; CHECK-NEXT: [[INSERT_SUBREG11:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF11]], [[DUPi8_10]], %subreg.bsub
 367     ; CHECK-NEXT: [[INSvi8lane10:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane9]], 11, [[INSERT_SUBREG11]], 0
 368     ; CHECK-NEXT: [[DEF12:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 369     ; CHECK-NEXT: [[INSERT_SUBREG12:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF12]], [[DUPi8_11]], %subreg.bsub
 370     ; CHECK-NEXT: [[INSvi8lane11:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane10]], 12, [[INSERT_SUBREG12]], 0
 371     ; CHECK-NEXT: [[DEF13:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 372     ; CHECK-NEXT: [[INSERT_SUBREG13:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF13]], [[DUPi8_12]], %subreg.bsub
 373     ; CHECK-NEXT: [[INSvi8lane12:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane11]], 13, [[INSERT_SUBREG13]], 0
 374     ; CHECK-NEXT: [[DEF14:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 375     ; CHECK-NEXT: [[INSERT_SUBREG14:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF14]], [[DUPi8_13]], %subreg.bsub
 376     ; CHECK-NEXT: [[INSvi8lane13:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane12]], 14, [[INSERT_SUBREG14]], 0
 377     ; CHECK-NEXT: [[DEF15:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 378     ; CHECK-NEXT: [[INSERT_SUBREG15:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF15]], [[DUPi8_14]], %subreg.bsub
 379     ; CHECK-NEXT: [[INSvi8lane14:%[0-9]+]]:fpr128 = INSvi8lane [[INSvi8lane13]], 15, [[INSERT_SUBREG15]], 0
 380     ; CHECK-NEXT: $q0 = COPY [[INSvi8lane14]]
 381     ; CHECK-NEXT: RET_ReallyLR implicit $q0
 382     %0:fpr(<16 x s8>) = COPY $q0
 383     %2:fpr(s8), %3:fpr(s8), %4:fpr(s8), %5:fpr(s8), %6:fpr(s8), %7:fpr(s8), %8:fpr(s8), %9:fpr(s8), %10:fpr(s8), %11:fpr(s8), %12:fpr(s8), %13:fpr(s8), %14:fpr(s8), %15:fpr(s8), %16:fpr(s8), %17:fpr(s8) = G_UNMERGE_VALUES %0(<16 x s8>)
 384
 385     %1:fpr(<16 x s8>) = G_BUILD_VECTOR %2:fpr(s8), %3:fpr(s8), %4:fpr(s8), %5:fpr(s8), %6:fpr(s8), %7:fpr(s8), %8:fpr(s8), %9:fpr(s8), %10:fpr(s8), %11:fpr(s8), %12:fpr(s8), %13:fpr(s8), %14:fpr(s8), %15:fpr(s8), %16:fpr(s8), %17:fpr(s8)
 386     $q0 = COPY %1(<16 x s8>)
 387     RET_ReallyLR implicit $q0
 388 ...
 389 ---
 390 name:            test_vecsplit_2v2s32_v4s32
 391 alignment:       4
 392 legalized:       true
 393 regBankSelected: true
 394 tracksRegLiveness: true
 395 body:             |
 396   bb.1:
 397     liveins: $q0
 398     ; CHECK-LABEL: name: test_vecsplit_2v2s32_v4s32
 399     ; CHECK: liveins: $q0
 400     ; CHECK-NEXT: {{  $}}
 401     ; CHECK-NEXT: [[COPY:%[0-9]+]]:fpr128 = COPY $q0
 402     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:fpr64 = COPY [[COPY]].dsub
 403     ; CHECK-NEXT: [[DUPi64_:%[0-9]+]]:fpr64 = DUPi64 [[COPY]], 1
 404     ; CHECK-NEXT: $d0 = COPY [[COPY1]]
 405     ; CHECK-NEXT: $d1 = COPY [[DUPi64_]]
 406     ; CHECK-NEXT: RET_ReallyLR implicit $d0
 407     %0:fpr(<4 x s32>) = COPY $q0
 408     %1:fpr(<2 x s32>), %2:fpr(<2 x s32>) = G_UNMERGE_VALUES %0(<4 x s32>)
 409     $d0 = COPY %1(<2 x s32>)
 410     $d1 = COPY %2(<2 x s32>)
 411     RET_ReallyLR implicit $d0
 412 ...
 413 ---
 414 name:            test_vecsplit_2v2s16_v4s16
 415 alignment:       4
 416 legalized:       true
 417 regBankSelected: true
 418 tracksRegLiveness: true
 419 body:             |
 420   bb.1:
 421     liveins: $d0
 422     ; CHECK-LABEL: name: test_vecsplit_2v2s16_v4s16
 423     ; CHECK: liveins: $d0
 424     ; CHECK-NEXT: {{  $}}
 425     ; CHECK-NEXT: [[COPY:%[0-9]+]]:fpr64 = COPY $d0
 426     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:fpr32 = COPY [[COPY]].ssub
 427     ; CHECK-NEXT: [[DEF:%[0-9]+]]:fpr128 = IMPLICIT_DEF
 428     ; CHECK-NEXT: [[INSERT_SUBREG:%[0-9]+]]:fpr128 = INSERT_SUBREG [[DEF]], [[COPY]], %subreg.dsub
 429     ; CHECK-NEXT: [[DUPi32_:%[0-9]+]]:fpr32 = DUPi32 [[INSERT_SUBREG]], 1
 430     ; CHECK-NEXT: $s0 = COPY [[COPY1]]
 431     ; CHECK-NEXT: $s1 = COPY [[DUPi32_]]
 432     ; CHECK-NEXT: RET_ReallyLR implicit $s0
 433     %0:fpr(<4 x s16>) = COPY $d0
 434     %1:fpr(<2 x s16>), %2:fpr(<2 x s16>) = G_UNMERGE_VALUES %0(<4 x s16>)
 435     $s0 = COPY %1(<2 x s16>)
 436     $s1 = COPY %2(<2 x s16>)
 437     RET_ReallyLR implicit $s0
 438 ...
 439 ---
 440 name:            test_s128
 441 alignment:       4
 442 legalized:       true
 443 regBankSelected: true
 444 tracksRegLiveness: true
 445 body:             |
 446   bb.1:
 447     liveins: $q0
 448     ; CHECK-LABEL: name: test_s128
 449     ; CHECK: liveins: $q0
 450     ; CHECK-NEXT: {{  $}}
 451     ; CHECK-NEXT: [[COPY:%[0-9]+]]:fpr128 = COPY $q0
 452     ; CHECK-NEXT: [[COPY1:%[0-9]+]]:fpr64 = COPY [[COPY]].dsub
 453     ; CHECK-NEXT: [[DUPi64_:%[0-9]+]]:fpr64 = DUPi64 [[COPY]], 1
 454     ; CHECK-NEXT: $d0 = COPY [[COPY1]]
 455     ; CHECK-NEXT: $d1 = COPY [[DUPi64_]]
 456     ; CHECK-NEXT: RET_ReallyLR implicit $d0, implicit $d1
 457     %0:fpr(s128) = COPY $q0
 458     %1:fpr(s64), %2:fpr(s64) = G_UNMERGE_VALUES %0(s128)
 459     $d0 = COPY %1(s64)
 460     $d1 = COPY %2(s64)
 461     RET_ReallyLR implicit $d0, implicit $d1
 462 ...