llvm/test/CodeGen/AArch64/sme2-intrinsics-select-sme-tileslice.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py UTC_ARGS: --version 2
   2 ; RUN: llc < %s | FileCheck %s
   3
   4 target triple = "aarch64"
   5
   6 define <vscale x 2 x i64> @test_tileslice_no_add(i32 %idx) #0 {
   7 ; CHECK-LABEL: test_tileslice_no_add:
   8 ; CHECK:       // %bb.0: // %entry
   9 ; CHECK-NEXT:    mov w8, w0
  10 ; CHECK-NEXT:    mov { z0.d, z1.d }, za.d[w8, 0, vgx2]
  11 ; CHECK-NEXT:    // kill: def $z0 killed $z0 killed $z0_z1
  12 ; CHECK-NEXT:    ret
  13 entry:
  14   %read = call { <vscale x 2 x i64>, <vscale x 2 x i64> } @llvm.aarch64.sme.read.vg1x2.nxv2i64(i32 %idx)
  15   %read.ext = extractvalue { <vscale x 2 x i64>, <vscale x 2 x i64> } %read, 0
  16   ret <vscale x 2 x i64> %read.ext
  17 }
  18
  19 define <vscale x 2 x i64> @test_tileslice_add_nonconstant(i32 %idx1, i32 %idx2) #0 {
  20 ; CHECK-LABEL: test_tileslice_add_nonconstant:
  21 ; CHECK:       // %bb.0: // %entry
  22 ; CHECK-NEXT:    add w8, w0, w1
  23 ; CHECK-NEXT:    mov { z0.d, z1.d }, za.d[w8, 0, vgx2]
  24 ; CHECK-NEXT:    // kill: def $z0 killed $z0 killed $z0_z1
  25 ; CHECK-NEXT:    ret
  26 entry:
  27   %add = add i32 %idx1, %idx2
  28   %read = call { <vscale x 2 x i64>, <vscale x 2 x i64> } @llvm.aarch64.sme.read.vg1x2.nxv2i64(i32 %add)
  29   %read.ext = extractvalue { <vscale x 2 x i64>, <vscale x 2 x i64> } %read, 0
  30   ret <vscale x 2 x i64> %read.ext
  31 }
  32
  33 declare { <vscale x 2 x i64>, <vscale x 2 x i64> } @llvm.aarch64.sme.read.vg1x2.nxv2i64(i32)
  34
  35 attributes #0 = { nounwind "target-features"="+sme2" }