llvm/test/CodeGen/AArch64/sve-intrinsics-int-binaryComm-merging.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -mtriple=aarch64 -mattr=+sve -mattr=+use-experimental-zeroing-pseudos -run-pass=aarch64-expand-pseudo %s -o - | FileCheck %s
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   4 # Should create an additional LSL to zero the lanes as the DstReg is not unique
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   6 --- |
   7   define <vscale x 4 x float> @fmul_float_zero(<vscale x 4 x i1> %pg, <vscale x 4 x float> %a){
   8     %a_z = select <vscale x 4 x i1> %pg, <vscale x 4 x float> %a, <vscale x 4 x float> zeroinitializer
   9     %out = call <vscale x 4 x float> @llvm.aarch64.sve.fmul.nxv4f32(<vscale x 4 x i1> %pg, <vscale x 4 x float> %a_z, <vscale x 4 x float> %a_z)
  10     ret <vscale x 4 x float> %out
  11   }
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  13   declare <vscale x 4 x float> @llvm.aarch64.sve.fmul.nxv4f32(<vscale x 4 x i1>, <vscale x 4 x float>, <vscale x 4 x float>)
  14 ...
  15 ---
  16 name:            fmul_float_zero
  17 alignment:       4
  18 tracksRegLiveness: true
  19 tracksDebugUserValues: true
  20 registers:       []
  21 liveins:
  22   - { reg: '$p0', virtual-reg: '' }
  23   - { reg: '$z0', virtual-reg: '' }
  24 body:             |
  25   bb.0 (%ir-block.0):
  26     liveins: $p0, $z0
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  28     ; CHECK-LABEL: name: fmul_float_zero
  29     ; CHECK: liveins: $p0, $z0
  30     ; CHECK-NEXT: {{  $}}
  31     ; CHECK-NEXT: BUNDLE implicit-def $z0, implicit-def $q0, implicit-def $d0, implicit-def $s0, implicit-def $h0, implicit-def $b0, implicit-def $z0_hi, implicit $p0, implicit $z0 {
  32     ; CHECK-NEXT:   $z0 = MOVPRFX_ZPzZ_S $p0, $z0
  33     ; CHECK-NEXT:   $z0 = LSL_ZPmI_S renamable $p0, internal $z0, 0
  34     ; CHECK-NEXT:   $z0 = FMUL_ZPmZ_S renamable $p0, internal killed $z0, internal killed renamable $z0
  35     ; CHECK-NEXT: }
  36     ; CHECK-NEXT: RET undef $lr, implicit $z0
  37     renamable $z0 = nnan ninf nsz arcp contract afn reassoc FMUL_ZPZZ_S_ZERO renamable $p0, killed renamable $z0, renamable $z0
  38     RET_ReallyLR implicit $z0
  39 ...