llvm/test/CodeGen/AArch64/sve-streaming-mode-fixed-length-limit-duplane.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mattr=+sve -force-streaming-compatible-sve  < %s | FileCheck %s
   3
   4 target triple = "aarch64-unknown-linux-gnu"
   5
   6 define <4 x i32> @test(ptr %arg1, ptr %arg2) {
   7 ; CHECK-LABEL: test:
   8 ; CHECK:       // %bb.0: // %entry
   9 ; CHECK-NEXT:    ldp q0, q1, [x0, #32]
  10 ; CHECK-NEXT:    ldp q3, q4, [x0]
  11 ; CHECK-NEXT:    add z2.s, z0.s, z0.s
  12 ; CHECK-NEXT:    add z5.s, z1.s, z1.s
  13 ; CHECK-NEXT:    mov z0.s, z1.s[2]
  14 ; CHECK-NEXT:    add z1.s, z3.s, z3.s
  15 ; CHECK-NEXT:    add z3.s, z4.s, z4.s
  16 ; CHECK-NEXT:    // kill: def $q0 killed $q0 killed $z0
  17 ; CHECK-NEXT:    stp q2, q5, [x0, #32]
  18 ; CHECK-NEXT:    stp q1, q3, [x0]
  19 ; CHECK-NEXT:    ret
  20 entry:
  21   %0 = load <16 x i32>, ptr %arg1, align 256
  22   %1 = load <16 x i32>, ptr %arg2, align 256
  23   %shvec = shufflevector <16 x i32> %0, <16 x i32> %1, <4 x i32> <i32 14, i32 14, i32 14, i32 14>
  24   %2 = add <16 x i32> %0, %0
  25   store <16 x i32> %2, ptr %arg1, align 256
  26   ret <4 x i32> %shvec
  27 }
  28
  29 define <2 x i32> @test2(ptr %arg1, ptr %arg2) {
  30 ; CHECK-LABEL: test2:
  31 ; CHECK:       // %bb.0: // %entry
  32 ; CHECK-NEXT:    ldp q1, q0, [x0, #32]
  33 ; CHECK-NEXT:    ldp q3, q4, [x0]
  34 ; CHECK-NEXT:    add z2.s, z0.s, z0.s
  35 ; CHECK-NEXT:    ext z0.b, z0.b, z0.b, #8
  36 ; CHECK-NEXT:    add z1.s, z1.s, z1.s
  37 ; CHECK-NEXT:    add z3.s, z3.s, z3.s
  38 ; CHECK-NEXT:    add z4.s, z4.s, z4.s
  39 ; CHECK-NEXT:    mov z0.s, s0
  40 ; CHECK-NEXT:    stp q1, q2, [x0, #32]
  41 ; CHECK-NEXT:    stp q3, q4, [x0]
  42 ; CHECK-NEXT:    // kill: def $d0 killed $d0 killed $z0
  43 ; CHECK-NEXT:    ret
  44 entry:
  45   %0 = load <16 x i32>, ptr %arg1, align 256
  46   %1 = load <16 x i32>, ptr %arg2, align 256
  47   %shvec = shufflevector <16 x i32> %0, <16 x i32> %1, <2 x i32> <i32 14, i32 14>
  48   %2 = add <16 x i32> %0, %0
  49   store <16 x i32> %2, ptr %arg1, align 256
  50   ret <2 x i32> %shvec
  51 }