llvm/test/CodeGen/AArch64/sve-streaming-mode-fixed-length-reshuffle.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mattr=+sve -force-streaming-compatible-sve < %s | FileCheck %s
   3
   4
   5 target triple = "aarch64-unknown-linux-gnu"
   6
   7 ; == Matching first N elements ==
   8
   9 define <4 x i1> @reshuffle_v4i1_nxv4i1(<vscale x 4 x i1> %a) {
  10 ; CHECK-LABEL: reshuffle_v4i1_nxv4i1:
  11 ; CHECK:       // %bb.0:
  12 ; CHECK-NEXT:    sub sp, sp, #16
  13 ; CHECK-NEXT:    .cfi_def_cfa_offset 16
  14 ; CHECK-NEXT:    mov z0.s, p0/z, #1 // =0x1
  15 ; CHECK-NEXT:    mov z1.s, z0.s[3]
  16 ; CHECK-NEXT:    fmov w8, s0
  17 ; CHECK-NEXT:    mov z2.s, z0.s[2]
  18 ; CHECK-NEXT:    mov z3.s, z0.s[1]
  19 ; CHECK-NEXT:    strh w8, [sp, #8]
  20 ; CHECK-NEXT:    fmov w8, s1
  21 ; CHECK-NEXT:    fmov w9, s2
  22 ; CHECK-NEXT:    strh w8, [sp, #14]
  23 ; CHECK-NEXT:    fmov w8, s3
  24 ; CHECK-NEXT:    strh w9, [sp, #12]
  25 ; CHECK-NEXT:    strh w8, [sp, #10]
  26 ; CHECK-NEXT:    ldr d0, [sp, #8]
  27 ; CHECK-NEXT:    add sp, sp, #16
  28 ; CHECK-NEXT:    ret
  29   %el0 = extractelement <vscale x 4 x i1> %a, i32 0
  30   %el1 = extractelement <vscale x 4 x i1> %a, i32 1
  31   %el2 = extractelement <vscale x 4 x i1> %a, i32 2
  32   %el3 = extractelement <vscale x 4 x i1> %a, i32 3
  33   %v0 = insertelement <4 x i1> undef, i1 %el0, i32 0
  34   %v1 = insertelement <4 x i1> %v0, i1 %el1, i32 1
  35   %v2 = insertelement <4 x i1> %v1, i1 %el2, i32 2
  36   %v3 = insertelement <4 x i1> %v2, i1 %el3, i32 3
  37   ret <4 x i1> %v3
  38 }