llvm/test/CodeGen/Hexagon/V60-VDblNew.ll

   1 ; RUN: llc -march=hexagon -O2 -disable-vecdbl-nv-stores=0 < %s | FileCheck %s
   2
   3 ; CHECK-NOT: v{{[0-9]*}}.new
   4
   5 target triple = "hexagon"
   6
   7 @g0 = common global [15 x <16 x i32>] zeroinitializer, align 64
   8 @g1 = common global <32 x i32> zeroinitializer, align 128
   9
  10 ; Function Attrs: nounwind
  11 define i32 @f0() #0 {
  12 b0:
  13   %v0 = load <16 x i32>, ptr @g0, align 64, !tbaa !0
  14   %v1 = load <16 x i32>, ptr getelementptr inbounds ([15 x <16 x i32>], ptr @g0, i32 0, i32 1), align 64, !tbaa !0
  15   %v2 = tail call <32 x i32> @llvm.hexagon.V6.vcombine(<16 x i32> %v0, <16 x i32> %v1)
  16   store <32 x i32> %v2, ptr @g1, align 128, !tbaa !0
  17   ret i32 0
  18 }
  19
  20 ; Function Attrs: nounwind readnone
  21 declare <32 x i32> @llvm.hexagon.V6.vcombine(<16 x i32>, <16 x i32>) #1
  22
  23 attributes #0 = { nounwind "target-cpu"="hexagonv60" "target-features"="+hvxv60,+hvx-length64b" }
  24 attributes #1 = { nounwind readnone }
  25
  26 !0 = !{!1, !1, i64 0}
  27 !1 = !{!"omnipotent char", !2, i64 0}
  28 !2 = !{!"Simple C/C++ TBAA"}