llvm/test/CodeGen/Hexagon/build-vector-v4i8-zext.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -march=hexagon < %s | FileCheck %s
   3
   4 ; Check that we generate zero-extends, instead of just shifting and oring
   5 ; registers (which can contain sign-extended negative values).
   6
   7 define i32 @fred(i8 %a0, i8 %a1, i8 %a2, i8 %a3) #0 {
   8 ; CHECK-LABEL: fred:
   9 ; CHECK:       // %bb.0: // %b4
  10 ; CHECK-NEXT:    {
  11 ; CHECK-NEXT:     r1 = and(r1,#255)
  12 ; CHECK-NEXT:     r3 = and(r3,#255)
  13 ; CHECK-NEXT:    }
  14 ; CHECK-NEXT:    {
  15 ; CHECK-NEXT:     r0 = insert(r1,#24,#8)
  16 ; CHECK-NEXT:     r2 = insert(r3,#24,#8)
  17 ; CHECK-NEXT:    }
  18 ; CHECK-NEXT:    {
  19 ; CHECK-NEXT:     r0 = combine(r2.l,r0.l)
  20 ; CHECK-NEXT:     jumpr r31
  21 ; CHECK-NEXT:    }
  22 b4:
  23   %v5 = insertelement <4 x i8> undef, i8 %a0, i32 0
  24   %v6 = insertelement <4 x i8> %v5, i8 %a1, i32 1
  25   %v7 = insertelement <4 x i8> %v6, i8 %a2, i32 2
  26   %v8 = insertelement <4 x i8> %v7, i8 %a3, i32 3
  27   %v9 = bitcast <4 x i8> %v8 to i32
  28   ret i32 %v9
  29 }
  30
  31 attributes #0 = { nounwind readnone }