llvm/test/CodeGen/Hexagon/hvx-dual-output.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -march=hexagon < %s | FileCheck %s
   3
   4 ; Test that we compile the HVX dual output intrinsics.
   5
   6 define inreg <16 x i32> @f0(<16 x i32> %a0, <16 x i32> %a1, ptr %a2) #0 {
   7 ; CHECK-LABEL: f0:
   8 ; CHECK:       // %bb.0: // %b0
   9 ; CHECK-NEXT:    {
  10 ; CHECK-NEXT:     r1 = #-1
  11 ; CHECK-NEXT:     v2 = vmem(r0+#0)
  12 ; CHECK-NEXT:    }
  13 ; CHECK-NEXT:    {
  14 ; CHECK-NEXT:     q0 = vand(v2,r1)
  15 ; CHECK-NEXT:    }
  16 ; CHECK-NEXT:    {
  17 ; CHECK-NEXT:     v0.w = vadd(v0.w,v1.w,q0):carry
  18 ; CHECK-NEXT:     jumpr r31
  19 ; CHECK-NEXT:    }
  20 b0:
  21   %v0 = load <16 x i32>, ptr %a2, align 64
  22   %v1 = tail call <64 x i1> @llvm.hexagon.V6.vandvrt(<16 x i32> %v0, i32 -1)
  23   %v2 = tail call { <16 x i32>, <64 x i1> } @llvm.hexagon.V6.vaddcarry(<16 x i32> %a0, <16 x i32> %a1, <64 x i1> %v1)
  24   %v3 = extractvalue { <16 x i32>, <64 x i1> } %v2, 0
  25   ret <16 x i32> %v3
  26 }
  27
  28 define inreg <16 x i32> @f1(<16 x i32> %a0, <16 x i32> %a1, ptr %a2) #0 {
  29 ; CHECK-LABEL: f1:
  30 ; CHECK:       // %bb.0: // %b0
  31 ; CHECK-NEXT:    {
  32 ; CHECK-NEXT:     r1 = #-1
  33 ; CHECK-NEXT:     v2 = vmem(r0+#0)
  34 ; CHECK-NEXT:    }
  35 ; CHECK-NEXT:    {
  36 ; CHECK-NEXT:     q0 = vand(v2,r1)
  37 ; CHECK-NEXT:    }
  38 ; CHECK-NEXT:    {
  39 ; CHECK-NEXT:     v0.w = vsub(v0.w,v1.w,q0):carry
  40 ; CHECK-NEXT:     jumpr r31
  41 ; CHECK-NEXT:    }
  42 b0:
  43   %v0 = load <16 x i32>, ptr %a2, align 64
  44   %v1 = tail call <64 x i1> @llvm.hexagon.V6.vandvrt(<16 x i32> %v0, i32 -1)
  45   %v2 = tail call { <16 x i32>, <64 x i1> } @llvm.hexagon.V6.vsubcarry(<16 x i32> %a0, <16 x i32> %a1, <64 x i1> %v1)
  46   %v3 = extractvalue { <16 x i32>, <64 x i1> } %v2, 0
  47   ret <16 x i32> %v3
  48 }
  49
  50 define inreg <16 x i32> @f2(<16 x i32> %a0, <16 x i32> %a1) #0 {
  51 ; CHECK-LABEL: f2:
  52 ; CHECK:       // %bb.0: // %b0
  53 ; CHECK-NEXT:    {
  54 ; CHECK-NEXT:     v0.w,q0 = vadd(v0.w,v1.w):carry
  55 ; CHECK-NEXT:     jumpr r31
  56 ; CHECK-NEXT:    }
  57 b0:
  58   %v0 = tail call { <16 x i32>, <64 x i1> } @llvm.hexagon.V6.vaddcarryo(<16 x i32> %a0, <16 x i32> %a1)
  59   %v1 = extractvalue { <16 x i32>, <64 x i1> } %v0, 0
  60   ret <16 x i32> %v1
  61 }
  62
  63 define inreg <16 x i32> @f3(<16 x i32> %a0, <16 x i32> %a1) #0 {
  64 ; CHECK-LABEL: f3:
  65 ; CHECK:       // %bb.0: // %b0
  66 ; CHECK-NEXT:    {
  67 ; CHECK-NEXT:     v0.w,q0 = vsub(v0.w,v1.w):carry
  68 ; CHECK-NEXT:     jumpr r31
  69 ; CHECK-NEXT:    }
  70 b0:
  71   %v0 = tail call { <16 x i32>, <64 x i1> } @llvm.hexagon.V6.vsubcarryo(<16 x i32> %a0, <16 x i32> %a1)
  72   %v1 = extractvalue { <16 x i32>, <64 x i1> } %v0, 0
  73   ret <16 x i32> %v1
  74 }
  75
  76 declare { <16 x i32>, <64 x i1> } @llvm.hexagon.V6.vaddcarry(<16 x i32>, <16 x i32>, <64 x i1>) #1
  77 declare { <16 x i32>, <64 x i1> } @llvm.hexagon.V6.vsubcarry(<16 x i32>, <16 x i32>, <64 x i1>) #1
  78 declare { <16 x i32>, <64 x i1> } @llvm.hexagon.V6.vaddcarryo(<16 x i32>, <16 x i32>) #1
  79 declare { <16 x i32>, <64 x i1> } @llvm.hexagon.V6.vsubcarryo(<16 x i32>, <16 x i32>) #1
  80
  81 declare <64 x i1> @llvm.hexagon.V6.vandvrt(<16 x i32>, i32) #1
  82
  83 attributes #0 = { nounwind "target-cpu"="hexagonv66" "target-features"="+hvxv66,+hvx-length64b" }
  84 attributes #1 = { nounwind readnone }