llvm/test/CodeGen/Hexagon/swp-order.ll

   1 ; RUN: llc -march=hexagon < %s -pipeliner-experimental-cg=true | FileCheck %s
   2
   3 ; Test that when we order instructions in a packet we check for
   4 ; order dependences so that the source of an order dependence
   5 ; appears before the destination.
   6
   7 ; CHECK: loop0(.LBB0_[[LOOP:.]],
   8 ; CHECK: .LBB0_[[LOOP]]:
   9 ; CHECK: = memw
  10 ; CHECK: = memw
  11 ; CHECK: memw({{.*}}) =
  12 ; CHECK: = memw
  13 ; CHECK: = memw
  14 ; CHECK: endloop0
  15
  16 @g0 = external hidden unnamed_addr constant [19 x i8], align 1
  17
  18 ; Function Attrs: nounwind optsize
  19 declare i32 @f0(ptr nocapture readonly, ...) #0
  20
  21 ; Function Attrs: nounwind optsize
  22 declare void @f1(ptr, ptr, ptr nocapture readnone) #0
  23
  24 ; Function Attrs: argmemonly nounwind
  25 declare ptr @llvm.hexagon.circ.stw(ptr, i32, i32, i32) #1
  26
  27 ; Function Attrs: nounwind optsize
  28 define void @f2(ptr %a0, ptr %a1, ptr %a2) #0 {
  29 b0:
  30   %v0 = alloca i32, align 4
  31   call void @f1(ptr %a2, ptr %a0, ptr %v0) #2
  32   br label %b1
  33
  34 b1:                                               ; preds = %b1, %b0
  35   %v2 = phi i32 [ 0, %b0 ], [ %v13, %b1 ]
  36   %v3 = phi ptr [ %a2, %b0 ], [ %v16, %b1 ]
  37   %v4 = phi i32 [ 0, %b0 ], [ %v14, %b1 ]
  38   %v5 = load i32, ptr %a1, align 4, !tbaa !0
  39   %v6 = add nsw i32 %v2, %v5
  40   %v7 = load i32, ptr %v3, align 4, !tbaa !0
  41   %v8 = tail call ptr @llvm.hexagon.circ.stw(ptr %a1, i32 %v7, i32 150995968, i32 4) #3
  42   %v10 = load i32, ptr %v3, align 4, !tbaa !0
  43   %v11 = add nsw i32 %v6, %v10
  44   %v12 = load i32, ptr %v8, align 4, !tbaa !0
  45   %v13 = add nsw i32 %v11, %v12
  46   %v14 = add nsw i32 %v4, 1
  47   %v15 = icmp eq i32 %v14, 2
  48   %v16 = getelementptr i32, ptr %v3, i32 1
  49   br i1 %v15, label %b2, label %b1
  50
  51 b2:                                               ; preds = %b1
  52   %v17 = tail call i32 (ptr, ...) @f0(ptr @g0, i32 %v13) #4
  53   ret void
  54 }
  55
  56 attributes #0 = { nounwind optsize "target-cpu"="hexagonv55" }
  57 attributes #1 = { argmemonly nounwind }
  58 attributes #2 = { optsize }
  59 attributes #3 = { nounwind }
  60 attributes #4 = { nounwind optsize }
  61
  62 !0 = !{!1, !1, i64 0}
  63 !1 = !{!"int", !2, i64 0}
  64 !2 = !{!"omnipotent char", !3, i64 0}
  65 !3 = !{!"Simple C/C++ TBAA"}