llvm/test/CodeGen/Hexagon/v62-inlasm4.ll

   1 ; RUN: llc -march=hexagon -O2 < %s | FileCheck %s
   2 ; CHECK: q{{[0-3]}} = vsetq2(r{{[0-9]+}})
   3
   4 target triple = "hexagon"
   5
   6 ; Function Attrs: nounwind
   7 define void @f0(i32 %a0, <16 x i32> %a1) #0 {
   8 b0:
   9   %v0 = alloca i32, align 4
  10   %v1 = alloca <16 x i32>, align 64
  11   %v2 = alloca <16 x i32>, align 64
  12   store i32 %a0, ptr %v0, align 4
  13   store <16 x i32> %a1, ptr %v1, align 64
  14   %v3 = load i32, ptr %v0, align 4
  15   %v4 = tail call <64 x i1> asm sideeffect "  $0 = vsetq2($1);\0A", "=q,r"(i32 %v3) #1
  16   %v5 = tail call <16 x i32> @llvm.hexagon.V6.vandqrt(<64 x i1> %v4, i32 -1)
  17   store <16 x i32> %v5, ptr %v2, align 64
  18   ret void
  19 }
  20
  21 ; Function Attrs: nounwind
  22 define i32 @f1() #0 {
  23 b0:
  24   ret i32 0
  25 }
  26
  27 declare <16 x i32> @llvm.hexagon.V6.vandqrt(<64 x i1>, i32) #1
  28
  29 attributes #0 = { nounwind "target-cpu"="hexagonv62" "target-features"="+hvxv62,+hvx-length64b" }
  30 attributes #1 = { nounwind readnone }