llvm/test/CodeGen/PowerPC/pr45448.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -verify-machineinstrs -mtriple=powerpc64le-unknown-linux-gnu \
   3 ; RUN:     -mcpu=pwr9 -ppc-asm-full-reg-names -ppc-vsr-nums-as-vr < %s | \
   4 ; RUN: FileCheck %s
   5 define hidden void @julia_tryparse_internal_45896() #0 {
   6 ; CHECK-LABEL: julia_tryparse_internal_45896:
   7 ; CHECK:       # %bb.0: # %top
   8 ; CHECK-NEXT:    ld r3, 0(r3)
   9 ; CHECK-NEXT:    cmpldi r3, 0
  10 ; CHECK-NEXT:    beq cr0, .LBB0_3
  11 ; CHECK-NEXT:  # %bb.1: # %top
  12 ; CHECK-NEXT:    cmpldi r3, 10
  13 ; CHECK-NEXT:    beq cr0, .LBB0_4
  14 ; CHECK-NEXT:  # %bb.2: # %top
  15 ; CHECK-NEXT:  .LBB0_3: # %fail194
  16 ; CHECK-NEXT:  .LBB0_4: # %L294
  17 ; CHECK-NEXT:    bc 12, 4*cr5+lt, .LBB0_6
  18 ; CHECK-NEXT:  # %bb.5: # %L294
  19 ; CHECK-NEXT:    bc 4, 4*cr5+lt, .LBB0_7
  20 ; CHECK-NEXT:  .LBB0_6: # %L1057.preheader
  21 ; CHECK-NEXT:  .LBB0_7: # %L670
  22 ; CHECK-NEXT:    li r5, -3
  23 ; CHECK-NEXT:    cmpdi r3, 0
  24 ; CHECK-NEXT:    sradi r4, r3, 63
  25 ; CHECK-NEXT:    rldic r5, r5, 4, 32
  26 ; CHECK-NEXT:    crnot 4*cr5+lt, eq
  27 ; CHECK-NEXT:    mulhdu r3, r3, r5
  28 ; CHECK-NEXT:    maddld r6, r4, r5, r3
  29 ; CHECK-NEXT:    cmpld cr1, r6, r3
  30 ; CHECK-NEXT:    mulhdu. r3, r4, r5
  31 ; CHECK-NEXT:    bc 4, 4*cr5+lt, .LBB0_10
  32 ; CHECK-NEXT:  # %bb.8: # %L670
  33 ; CHECK-NEXT:    crorc 4*cr5+lt, 4*cr1+lt, eq
  34 ; CHECK-NEXT:    bc 4, 4*cr5+lt, .LBB0_10
  35 ; CHECK-NEXT:  # %bb.9: # %L917
  36 ; CHECK-NEXT:  .LBB0_10: # %L994
  37 top:
  38   %0 = load i64, ptr undef, align 8
  39   %1 = icmp ne i64 %0, 0
  40   %2 = sext i64 %0 to i128
  41   switch i64 %0, label %pass195 [
  42     i64 10, label %L294
  43     i64 16, label %L294.fold.split
  44     i64 0, label %fail194
  45   ]
  46
  47 L294.fold.split:                                  ; preds = %top
  48   unreachable
  49
  50 L294:                                             ; preds = %top
  51   %3 = add nsw i32 0, -48
  52   %4 = zext i32 %3 to i128
  53   %5 = add i128 %4, 0
  54   switch i32 undef, label %L670 [
  55     i32 -1031471104, label %L1057.preheader
  56     i32 536870912, label %L1057.preheader
  57   ]
  58
  59 L670:                                             ; preds = %L294
  60   br label %L898
  61
  62 L1057.preheader:                                  ; preds = %L294, %L294
  63   unreachable
  64
  65 L898:                                             ; preds = %L670
  66   %umul = call { i128, i1 } @llvm.umul.with.overflow.i128(i128 %2, i128 %5)
  67   %umul.ov = extractvalue { i128, i1 } %umul, 1
  68   %value_phi102 = and i1 %1, %umul.ov
  69   %6 = or i1 %value_phi102, false
  70   br i1 %6, label %L917, label %L994
  71
  72 L917:                                             ; preds = %L898
  73   unreachable
  74
  75 L994:                                             ; preds = %L898
  76   unreachable
  77
  78 fail194:                                          ; preds = %top
  79   unreachable
  80
  81 pass195:                                          ; preds = %top
  82   unreachable
  83 }
  84
  85 ; Function Attrs: nounwind readnone speculatable willreturn
  86 declare { i128, i1 } @llvm.umul.with.overflow.i128(i128, i128) #1