[AMDGPU] Add llvm.amdgcn.global.load.lds intrinsic
[llvm-project.git] / llvm / test / CodeGen / ARM / 2012-01-26-CoalescerBug.ll
blobec5b2e9de7ca3d6064a25003165a06ee23291889
1 ; RUN: llc < %s -verify-coalescing
2 ; PR11861
3 target datalayout = "e-p:32:32:32-i1:8:8-i8:8:8-i16:16:16-i32:32:32-i64:64:64-f32:32:32-f64:64:64-v64:64:64-v128:64:128-a0:0:64-n32-S64"
4 target triple = "armv7-none-linux-eabi"
6 define arm_aapcs_vfpcc void @foo() nounwind uwtable align 2 {
7   br label %1
9 ; <label>:1                                       ; preds = %1, %0
10   %2 = phi <4 x float> [ undef, %0 ], [ %11, %1 ]
11   %3 = bitcast <4 x float> %2 to <2 x i64>
12   %4 = shufflevector <2 x i64> %3, <2 x i64> undef, <1 x i32> zeroinitializer
13   %5 = xor <2 x i32> zeroinitializer, <i32 -1, i32 -1>
14   %6 = bitcast <2 x i32> zeroinitializer to <2 x float>
15   %7 = shufflevector <2 x float> zeroinitializer, <2 x float> %6, <2 x i32> <i32 0, i32 2>
16   %8 = shufflevector <2 x i64> %3, <2 x i64> undef, <1 x i32> <i32 1>
17   %9 = bitcast <2 x float> %7 to <1 x i64>
18   %10 = shufflevector <1 x i64> %9, <1 x i64> %8, <2 x i32> <i32 0, i32 1>
19   %11 = bitcast <2 x i64> %10 to <4 x float>
20   br label %1