llvm/test/CodeGen/AMDGPU/ds_gws_align.ll

   1 ; RUN: llc -mtriple=amdgcn-mesa-mesa3d -mcpu=gfx908 -o - -verify-machineinstrs < %s | FileCheck --check-prefixes=GCN,GFX908 %s
   2 ; RUN: llc -mtriple=amdgcn-mesa-mesa3d -mcpu=gfx90a -o - -verify-machineinstrs < %s | FileCheck --check-prefixes=GCN,GFX90A %s
   3 ; RUN: llc -global-isel -mtriple=amdgcn-mesa-mesa3d -mcpu=gfx908 -o - -verify-machineinstrs < %s | FileCheck --check-prefixes=GCN,GFX908 %s
   4 ; RUN: llc -global-isel -mtriple=amdgcn-mesa-mesa3d -mcpu=gfx90a -o - -verify-machineinstrs < %s | FileCheck --check-prefixes=GCN,GFX90A %s
   5 ; RUN: llc -mtriple=amdgcn-mesa-mesa3d -mcpu=gfx908 -early-live-intervals -o - -verify-machineinstrs < %s | FileCheck --check-prefixes=GCN,GFX908 %s
   6
   7 ; GCN-LABEL: {{^}}gws_init_odd_reg:
   8 ; GFX908-DAG: ds_gws_init v1 gds
   9 ; GFX90A-DAG: ds_gws_init v2 gds
  10 ; GCN-DAG:    ds_gws_init v0 gds
  11 define amdgpu_ps void @gws_init_odd_reg(<2 x i32> %arg) {
  12   %vgpr.0 = extractelement <2 x i32> %arg, i32 0
  13   %vgpr.1 = extractelement <2 x i32> %arg, i32 1
  14   call void @llvm.amdgcn.ds.gws.init(i32 %vgpr.0, i32 0)
  15   call void @llvm.amdgcn.ds.gws.init(i32 %vgpr.1, i32 0)
  16   ret void
  17 }
  18
  19 ; GCN-LABEL: {{^}}gws_sema_br_odd_reg:
  20 ; GFX908-DAG: ds_gws_sema_br v1 gds
  21 ; GFX90A-DAG: ds_gws_sema_br v2 gds
  22 ; GCN-DAG:    ds_gws_sema_br v0 gds
  23 define amdgpu_ps void @gws_sema_br_odd_reg(<2 x i32> %arg) {
  24   %vgpr.0 = extractelement <2 x i32> %arg, i32 0
  25   %vgpr.1 = extractelement <2 x i32> %arg, i32 1
  26   call void @llvm.amdgcn.ds.gws.sema.br(i32 %vgpr.0, i32 0)
  27   call void @llvm.amdgcn.ds.gws.sema.br(i32 %vgpr.1, i32 0)
  28   ret void
  29 }
  30
  31 ; GCN-LABEL: {{^}}gws_barrier_odd_reg:
  32 ; GFX908-DAG: ds_gws_barrier v1 gds
  33 ; GFX90A-DAG: ds_gws_barrier v2 gds
  34 ; GCN-DAG:    ds_gws_barrier v0 gds
  35 define amdgpu_ps void @gws_barrier_odd_reg(<2 x i32> %arg) {
  36   %vgpr.0 = extractelement <2 x i32> %arg, i32 0
  37   %vgpr.1 = extractelement <2 x i32> %arg, i32 1
  38   call void @llvm.amdgcn.ds.gws.barrier(i32 %vgpr.0, i32 0)
  39   call void @llvm.amdgcn.ds.gws.barrier(i32 %vgpr.1, i32 0)
  40   ret void
  41 }
  42
  43 ; GCN-LABEL: {{^}}gws_init_odd_agpr:
  44 ; GFX908-COUNT-2: ds_gws_init v{{[0-9]+}} gds
  45 ; GFX90A-COUNT-2: ds_gws_init {{[va][0-9]?[02468]}} gds
  46 define amdgpu_ps void @gws_init_odd_agpr(<4 x i32> %arg) {
  47 bb:
  48   %mai = tail call <4 x i32> @llvm.amdgcn.mfma.i32.4x4x4i8(i32 1, i32 2, <4 x i32> %arg, i32 0, i32 0, i32 0)
  49   %agpr.0 = extractelement <4 x i32> %mai, i32 0
  50   %agpr.1 = extractelement <4 x i32> %mai, i32 1
  51   call void @llvm.amdgcn.ds.gws.init(i32 %agpr.0, i32 0)
  52   call void @llvm.amdgcn.ds.gws.init(i32 %agpr.1, i32 0)
  53   ret void
  54 }
  55
  56 declare void @llvm.amdgcn.ds.gws.init(i32, i32)
  57 declare void @llvm.amdgcn.ds.gws.sema.br(i32, i32)
  58 declare void @llvm.amdgcn.ds.gws.barrier(i32, i32)
  59 declare <4 x i32> @llvm.amdgcn.mfma.i32.4x4x4i8(i32, i32, <4 x i32>, i32, i32, i32)