test/CodeGen/ARM/vqshrn.ll

   1 ; RUN: llc < %s -march=arm -mattr=+neon > %t
   2 ; RUN: grep {vqshrn\\.s16} %t | count 1
   3 ; RUN: grep {vqshrn\\.s32} %t | count 1
   4 ; RUN: grep {vqshrn\\.s64} %t | count 1
   5 ; RUN: grep {vqshrn\\.u16} %t | count 1
   6 ; RUN: grep {vqshrn\\.u32} %t | count 1
   7 ; RUN: grep {vqshrn\\.u64} %t | count 1
   8 ; RUN: grep {vqshrun\\.s16} %t | count 1
   9 ; RUN: grep {vqshrun\\.s32} %t | count 1
  10 ; RUN: grep {vqshrun\\.s64} %t | count 1
  11
  12 define <8 x i8> @vqshrns8(<8 x i16>* %A) nounwind {
  13         %tmp1 = load <8 x i16>* %A
  14         %tmp2 = call <8 x i8> @llvm.arm.neon.vqshiftns.v8i8(<8 x i16> %tmp1, <8 x i16> < i16 -8, i16 -8, i16 -8, i16 -8, i16 -8, i16 -8, i16 -8, i16 -8 >)
  15         ret <8 x i8> %tmp2
  16 }
  17
  18 define <4 x i16> @vqshrns16(<4 x i32>* %A) nounwind {
  19         %tmp1 = load <4 x i32>* %A
  20         %tmp2 = call <4 x i16> @llvm.arm.neon.vqshiftns.v4i16(<4 x i32> %tmp1, <4 x i32> < i32 -16, i32 -16, i32 -16, i32 -16 >)
  21         ret <4 x i16> %tmp2
  22 }
  23
  24 define <2 x i32> @vqshrns32(<2 x i64>* %A) nounwind {
  25         %tmp1 = load <2 x i64>* %A
  26         %tmp2 = call <2 x i32> @llvm.arm.neon.vqshiftns.v2i32(<2 x i64> %tmp1, <2 x i64> < i64 -32, i64 -32 >)
  27         ret <2 x i32> %tmp2
  28 }
  29
  30 define <8 x i8> @vqshrnu8(<8 x i16>* %A) nounwind {
  31         %tmp1 = load <8 x i16>* %A
  32         %tmp2 = call <8 x i8> @llvm.arm.neon.vqshiftnu.v8i8(<8 x i16> %tmp1, <8 x i16> < i16 -8, i16 -8, i16 -8, i16 -8, i16 -8, i16 -8, i16 -8, i16 -8 >)
  33         ret <8 x i8> %tmp2
  34 }
  35
  36 define <4 x i16> @vqshrnu16(<4 x i32>* %A) nounwind {
  37         %tmp1 = load <4 x i32>* %A
  38         %tmp2 = call <4 x i16> @llvm.arm.neon.vqshiftnu.v4i16(<4 x i32> %tmp1, <4 x i32> < i32 -16, i32 -16, i32 -16, i32 -16 >)
  39         ret <4 x i16> %tmp2
  40 }
  41
  42 define <2 x i32> @vqshrnu32(<2 x i64>* %A) nounwind {
  43         %tmp1 = load <2 x i64>* %A
  44         %tmp2 = call <2 x i32> @llvm.arm.neon.vqshiftnu.v2i32(<2 x i64> %tmp1, <2 x i64> < i64 -32, i64 -32 >)
  45         ret <2 x i32> %tmp2
  46 }
  47
  48 define <8 x i8> @vqshruns8(<8 x i16>* %A) nounwind {
  49         %tmp1 = load <8 x i16>* %A
  50         %tmp2 = call <8 x i8> @llvm.arm.neon.vqshiftnsu.v8i8(<8 x i16> %tmp1, <8 x i16> < i16 -8, i16 -8, i16 -8, i16 -8, i16 -8, i16 -8, i16 -8, i16 -8 >)
  51         ret <8 x i8> %tmp2
  52 }
  53
  54 define <4 x i16> @vqshruns16(<4 x i32>* %A) nounwind {
  55         %tmp1 = load <4 x i32>* %A
  56         %tmp2 = call <4 x i16> @llvm.arm.neon.vqshiftnsu.v4i16(<4 x i32> %tmp1, <4 x i32> < i32 -16, i32 -16, i32 -16, i32 -16 >)
  57         ret <4 x i16> %tmp2
  58 }
  59
  60 define <2 x i32> @vqshruns32(<2 x i64>* %A) nounwind {
  61         %tmp1 = load <2 x i64>* %A
  62         %tmp2 = call <2 x i32> @llvm.arm.neon.vqshiftnsu.v2i32(<2 x i64> %tmp1, <2 x i64> < i64 -32, i64 -32 >)
  63         ret <2 x i32> %tmp2
  64 }
  65
  66 declare <8 x i8>  @llvm.arm.neon.vqshiftns.v8i8(<8 x i16>, <8 x i16>) nounwind readnone
  67 declare <4 x i16> @llvm.arm.neon.vqshiftns.v4i16(<4 x i32>, <4 x i32>) nounwind readnone
  68 declare <2 x i32> @llvm.arm.neon.vqshiftns.v2i32(<2 x i64>, <2 x i64>) nounwind readnone
  69
  70 declare <8 x i8>  @llvm.arm.neon.vqshiftnu.v8i8(<8 x i16>, <8 x i16>) nounwind readnone
  71 declare <4 x i16> @llvm.arm.neon.vqshiftnu.v4i16(<4 x i32>, <4 x i32>) nounwind readnone
  72 declare <2 x i32> @llvm.arm.neon.vqshiftnu.v2i32(<2 x i64>, <2 x i64>) nounwind readnone
  73
  74 declare <8 x i8>  @llvm.arm.neon.vqshiftnsu.v8i8(<8 x i16>, <8 x i16>) nounwind readnone
  75 declare <4 x i16> @llvm.arm.neon.vqshiftnsu.v4i16(<4 x i32>, <4 x i32>) nounwind readnone
  76 declare <2 x i32> @llvm.arm.neon.vqshiftnsu.v2i32(<2 x i64>, <2 x i64>) nounwind readnone