lib/Target/Mips/MipsInstrFPU.td

   1 //===- MipsInstrFPU.td - Mips FPU Instruction Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Floating Point Instructions
  16 // ------------------------
  17 // * 64bit fp:
  18 //    - 32 64-bit registers (default mode)
  19 //    - 16 even 32-bit registers (32-bit compatible mode) for
  20 //      single and double access.
  21 // * 32bit fp:
  22 //    - 16 even 32-bit registers - single and double (aliased)
  23 //    - 32 32-bit registers (within single-only mode)
  24 //===----------------------------------------------------------------------===//
  25
  26 // Floating Point Compare and Branch
  27 def SDT_MipsFPBrcond : SDTypeProfile<0, 3, [SDTCisSameAs<0, 2>, SDTCisInt<0>,
  28                                      SDTCisVT<1, OtherVT>]>;
  29 def SDT_MipsFPCmp : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>, SDTCisFP<0>,
  30                                   SDTCisInt<2>]>;
  31 def SDT_MipsFPSelectCC : SDTypeProfile<1, 4, [SDTCisInt<1>, SDTCisInt<4>,
  32                                   SDTCisSameAs<0, 2>, SDTCisSameAs<2, 3>]>;
  33
  34 def MipsFPRound : SDNode<"MipsISD::FPRound", SDTFPRoundOp, [SDNPOptInFlag]>;
  35 def MipsFPBrcond : SDNode<"MipsISD::FPBrcond", SDT_MipsFPBrcond,
  36                           [SDNPHasChain]>;
  37 def MipsFPCmp : SDNode<"MipsISD::FPCmp", SDT_MipsFPCmp>;
  38 def MipsFPSelectCC : SDNode<"MipsISD::FPSelectCC", SDT_MipsFPSelectCC>;
  39
  40 // Operand for printing out a condition code.
  41 let PrintMethod = "printFCCOperand" in
  42   def condcode : Operand<i32>;
  43
  44 //===----------------------------------------------------------------------===//
  45 // Feature predicates.
  46 //===----------------------------------------------------------------------===//
  47
  48 def In32BitMode      : Predicate<"!Subtarget.isFP64bit()">;
  49 def IsSingleFloat    : Predicate<"Subtarget.isSingleFloat()">;
  50 def IsNotSingleFloat : Predicate<"!Subtarget.isSingleFloat()">;
  51
  52 //===----------------------------------------------------------------------===//
  53 // Instruction Class Templates
  54 //
  55 // A set of multiclasses is used to address the register usage.
  56 //
  57 // S32 - single precision in 16 32bit even fp registers
  58 //       single precision in 32 32bit fp registers in SingleOnly mode
  59 // S64 - single precision in 32 64bit fp registers (In64BitMode)
  60 // D32 - double precision in 16 32bit even fp registers
  61 // D64 - double precision in 32 64bit fp registers (In64BitMode)
  62 //
  63 // Only S32 and D32 are supported right now.
  64 //===----------------------------------------------------------------------===//
  65
  66 multiclass FFR1_1<bits<6> funct, string asmstr>
  67 {
  68   def _S32 : FFR<0x11, funct, 0x0, (outs FGR32:$fd), (ins FGR32:$fs),
  69       !strconcat(asmstr, ".s $fd, $fs"), []>;
  70
  71   def _D32  : FFR<0x11, funct, 0x1, (outs FGR32:$fd), (ins AFGR64:$fs),
  72       !strconcat(asmstr, ".d $fd, $fs"), []>, Requires<[In32BitMode]>;
  73 }
  74
  75 multiclass FFR1_2<bits<6> funct, string asmstr, SDNode FOp>
  76 {
  77   def _S32 : FFR<0x11, funct, 0x0, (outs FGR32:$fd), (ins FGR32:$fs),
  78                  !strconcat(asmstr, ".s $fd, $fs"),
  79                  [(set FGR32:$fd, (FOp FGR32:$fs))]>;
  80
  81   def _D32  : FFR<0x11, funct, 0x1, (outs AFGR64:$fd), (ins AFGR64:$fs),
  82                  !strconcat(asmstr, ".d $fd, $fs"),
  83                  [(set AFGR64:$fd, (FOp AFGR64:$fs))]>, Requires<[In32BitMode]>;
  84 }
  85
  86 class FFR1_3<bits<6> funct, bits<5> fmt, RegisterClass RcSrc,
  87               RegisterClass RcDst, string asmstr>:
  88   FFR<0x11, funct, fmt, (outs RcSrc:$fd), (ins RcDst:$fs),
  89       !strconcat(asmstr, " $fd, $fs"), []>;
  90
  91
  92 multiclass FFR1_4<bits<6> funct, string asmstr, SDNode FOp> {
  93   def _S32 : FFR<0x11, funct, 0x0, (outs FGR32:$fd),
  94                  (ins FGR32:$fs, FGR32:$ft),
  95                  !strconcat(asmstr, ".s $fd, $fs, $ft"),
  96                  [(set FGR32:$fd, (FOp FGR32:$fs, FGR32:$ft))]>;
  97
  98   def _D32 : FFR<0x11, funct, 0x1, (outs AFGR64:$fd),
  99                  (ins AFGR64:$fs, AFGR64:$ft),
 100                  !strconcat(asmstr, ".d $fd, $fs, $ft"),
 101                  [(set AFGR64:$fd, (FOp AFGR64:$fs, AFGR64:$ft))]>,
 102                  Requires<[In32BitMode]>;
 103 }
 104
 105 //===----------------------------------------------------------------------===//
 106 // Floating Point Instructions
 107 //===----------------------------------------------------------------------===//
 108
 109 let ft = 0 in {
 110   defm FLOOR_W : FFR1_1<0b001111, "floor.w">;
 111   defm CEIL_W  : FFR1_1<0b001110, "ceil.w">;
 112   defm ROUND_W : FFR1_1<0b001100, "round.w">;
 113   defm TRUNC_W : FFR1_1<0b001101, "trunc.w">;
 114   defm CVTW    : FFR1_1<0b100100, "cvt.w">;
 115   defm FMOV    : FFR1_1<0b000110, "mov">;
 116
 117   defm FABS    : FFR1_2<0b000101, "abs",  fabs>;
 118   defm FNEG    : FFR1_2<0b000111, "neg",  fneg>;
 119   defm FSQRT   : FFR1_2<0b000100, "sqrt", fsqrt>;
 120
 121   /// Convert to Single Precison
 122   def CVTS_W32 : FFR1_3<0b100000, 0x2, FGR32,  FGR32,  "cvt.s.w">;
 123
 124   let Predicates = [IsNotSingleFloat] in {
 125     /// Ceil to long signed integer
 126     def CEIL_LS   : FFR1_3<0b001010, 0x0, FGR32, FGR32, "ceil.l">;
 127     def CEIL_LD   : FFR1_3<0b001010, 0x1, AFGR64, AFGR64, "ceil.l">;
 128
 129     /// Round to long signed integer
 130     def ROUND_LS  : FFR1_3<0b001000, 0x0, FGR32, FGR32, "round.l">;
 131     def ROUND_LD  : FFR1_3<0b001000, 0x1, AFGR64, AFGR64, "round.l">;
 132
 133     /// Floor to long signed integer
 134     def FLOOR_LS  : FFR1_3<0b001011, 0x0, FGR32, FGR32, "floor.l">;
 135     def FLOOR_LD  : FFR1_3<0b001011, 0x1, AFGR64, AFGR64, "floor.l">;
 136
 137     /// Trunc to long signed integer
 138     def TRUNC_LS  : FFR1_3<0b001001, 0x0, FGR32, FGR32, "trunc.l">;
 139     def TRUNC_LD  : FFR1_3<0b001001, 0x1, AFGR64, AFGR64, "trunc.l">;
 140
 141     /// Convert to long signed integer
 142     def CVTL_S    : FFR1_3<0b100101, 0x0, FGR32, FGR32, "cvt.l">;
 143     def CVTL_D    : FFR1_3<0b100101, 0x1, AFGR64, AFGR64, "cvt.l">;
 144
 145     /// Convert to Double Precison
 146     def CVTD_S32 : FFR1_3<0b100001, 0x0, AFGR64, FGR32, "cvt.d.s">;
 147     def CVTD_W32 : FFR1_3<0b100001, 0x2, AFGR64, FGR32, "cvt.d.w">;
 148     def CVTD_L32 : FFR1_3<0b100001, 0x3, AFGR64, AFGR64, "cvt.d.l">;
 149
 150     /// Convert to Single Precison
 151     def CVTS_D32 : FFR1_3<0b100000, 0x1, FGR32, AFGR64, "cvt.s.d">;
 152     def CVTS_L32 : FFR1_3<0b100000, 0x3, FGR32, AFGR64, "cvt.s.l">;
 153   }
 154 }
 155
 156 // The odd-numbered registers are only referenced when doing loads,
 157 // stores, and moves between floating-point and integer registers.
 158 // When defining instructions, we reference all 32-bit registers,
 159 // regardless of register aliasing.
 160 let fd = 0 in {
 161   /// Move Control Registers From/To CPU Registers
 162   def CFC1  : FFR<0x11, 0x0, 0x2, (outs CPURegs:$rt), (ins CCR:$fs),
 163                   "cfc1 $rt, $fs", []>;
 164
 165   def CTC1  : FFR<0x11, 0x0, 0x6, (outs CCR:$rt), (ins CPURegs:$fs),
 166                   "ctc1 $fs, $rt", []>;
 167
 168   def MFC1  : FFR<0x11, 0x00, 0x00, (outs CPURegs:$rt), (ins FGR32:$fs),
 169                   "mfc1 $rt, $fs", []>;
 170
 171   def MTC1  : FFR<0x11, 0x00, 0x04, (outs FGR32:$fs), (ins CPURegs:$rt),
 172                   "mtc1 $rt, $fs", []>;
 173 }
 174
 175 /// Floating Point Memory Instructions
 176 let Predicates = [IsNotSingleFloat] in {
 177   def LDC1 : FFI<0b110101, (outs AFGR64:$ft), (ins mem:$addr),
 178                  "ldc1 $ft, $addr", [(set AFGR64:$ft, (load addr:$addr))]>;
 179
 180   def SDC1 : FFI<0b111101, (outs), (ins AFGR64:$ft, mem:$addr),
 181                  "sdc1 $ft, $addr", [(store AFGR64:$ft, addr:$addr)]>;
 182 }
 183
 184 // LWC1 and SWC1 can always be emited with odd registers.
 185 def LWC1  : FFI<0b110001, (outs FGR32:$ft), (ins mem:$addr), "lwc1 $ft, $addr",
 186                [(set FGR32:$ft, (load addr:$addr))]>;
 187 def SWC1  : FFI<0b111001, (outs), (ins FGR32:$ft, mem:$addr), "swc1 $ft, $addr",
 188                [(store FGR32:$ft, addr:$addr)]>;
 189
 190 /// Floating-point Aritmetic
 191 defm FADD : FFR1_4<0x10, "add", fadd>;
 192 defm FDIV : FFR1_4<0x03, "div", fdiv>;
 193 defm FMUL : FFR1_4<0x02, "mul", fmul>;
 194 defm FSUB : FFR1_4<0x01, "sub", fsub>;
 195
 196 //===----------------------------------------------------------------------===//
 197 // Floating Point Branch Codes
 198 //===----------------------------------------------------------------------===//
 199 // Mips branch codes. These correspond to condcode in MipsInstrInfo.h.
 200 // They must be kept in synch.
 201 def MIPS_BRANCH_F  : PatLeaf<(i32 0)>;
 202 def MIPS_BRANCH_T  : PatLeaf<(i32 1)>;
 203 def MIPS_BRANCH_FL : PatLeaf<(i32 2)>;
 204 def MIPS_BRANCH_TL : PatLeaf<(i32 3)>;
 205
 206 /// Floating Point Branch of False/True (Likely)
 207 let isBranch=1, isTerminator=1, hasDelaySlot=1, base=0x8, Uses=[FCR31] in {
 208   class FBRANCH<PatLeaf op, string asmstr> : FFI<0x11, (outs),
 209         (ins brtarget:$dst), !strconcat(asmstr, " $dst"),
 210         [(MipsFPBrcond op, bb:$dst, FCR31)]>;
 211 }
 212 def BC1F  : FBRANCH<MIPS_BRANCH_F,  "bc1f">;
 213 def BC1T  : FBRANCH<MIPS_BRANCH_T,  "bc1t">;
 214 def BC1FL : FBRANCH<MIPS_BRANCH_FL, "bc1fl">;
 215 def BC1TL : FBRANCH<MIPS_BRANCH_TL, "bc1tl">;
 216
 217 //===----------------------------------------------------------------------===//
 218 // Floating Point Flag Conditions
 219 //===----------------------------------------------------------------------===//
 220 // Mips condition codes. They must correspond to condcode in MipsInstrInfo.h.
 221 // They must be kept in synch.
 222 def MIPS_FCOND_F    : PatLeaf<(i32 0)>;
 223 def MIPS_FCOND_UN   : PatLeaf<(i32 1)>;
 224 def MIPS_FCOND_EQ   : PatLeaf<(i32 2)>;
 225 def MIPS_FCOND_UEQ  : PatLeaf<(i32 3)>;
 226 def MIPS_FCOND_OLT  : PatLeaf<(i32 4)>;
 227 def MIPS_FCOND_ULT  : PatLeaf<(i32 5)>;
 228 def MIPS_FCOND_OLE  : PatLeaf<(i32 6)>;
 229 def MIPS_FCOND_ULE  : PatLeaf<(i32 7)>;
 230 def MIPS_FCOND_SF   : PatLeaf<(i32 8)>;
 231 def MIPS_FCOND_NGLE : PatLeaf<(i32 9)>;
 232 def MIPS_FCOND_SEQ  : PatLeaf<(i32 10)>;
 233 def MIPS_FCOND_NGL  : PatLeaf<(i32 11)>;
 234 def MIPS_FCOND_LT   : PatLeaf<(i32 12)>;
 235 def MIPS_FCOND_NGE  : PatLeaf<(i32 13)>;
 236 def MIPS_FCOND_LE   : PatLeaf<(i32 14)>;
 237 def MIPS_FCOND_NGT  : PatLeaf<(i32 15)>;
 238
 239 /// Floating Point Compare
 240 let hasDelaySlot = 1, Defs=[FCR31] in {
 241   def FCMP_S32 : FCC<0x0, (outs), (ins FGR32:$fs, FGR32:$ft, condcode:$cc),
 242       "c.$cc.s $fs, $ft", [(MipsFPCmp FGR32:$fs, FGR32:$ft, imm:$cc),
 243       (implicit FCR31)]>;
 244
 245   def FCMP_D32 : FCC<0x1, (outs), (ins AFGR64:$fs, AFGR64:$ft, condcode:$cc),
 246       "c.$cc.d $fs, $ft", [(MipsFPCmp AFGR64:$fs, AFGR64:$ft, imm:$cc),
 247       (implicit FCR31)]>, Requires<[In32BitMode]>;
 248 }
 249
 250 //===----------------------------------------------------------------------===//
 251 // Floating Point Pseudo-Instructions
 252 //===----------------------------------------------------------------------===//
 253
 254 // For some explanation, see Select_CC at MipsInstrInfo.td. We also embedd a
 255 // condiciton code to enable easy handling by the Custom Inserter.
 256 let usesCustomDAGSchedInserter = 1, Uses=[FCR31] in {
 257   class PseudoFPSelCC<RegisterClass RC, string asmstr> :
 258     MipsPseudo<(outs RC:$dst),
 259                (ins CPURegs:$CmpRes, RC:$T, RC:$F, condcode:$cc), asmstr,
 260                [(set RC:$dst, (MipsFPSelectCC CPURegs:$CmpRes, RC:$T, RC:$F,
 261                  imm:$cc))]>;
 262 }
 263
 264 // The values to be selected are fp but the condition test is with integers.
 265 def Select_CC_S32 : PseudoSelCC<FGR32, "# MipsSelect_CC_S32_f32">;
 266 def Select_CC_D32 : PseudoSelCC<AFGR64, "# MipsSelect_CC_D32_f32">,
 267                     Requires<[In32BitMode]>;
 268
 269 // The values to be selected are int but the condition test is done with fp.
 270 def Select_FCC     : PseudoFPSelCC<CPURegs, "# MipsSelect_FCC">;
 271
 272 // The values to be selected and the condition test is done with fp.
 273 def Select_FCC_S32 : PseudoFPSelCC<FGR32, "# MipsSelect_FCC_S32_f32">;
 274 def Select_FCC_D32 : PseudoFPSelCC<AFGR64, "# MipsSelect_FCC_D32_f32">,
 275                      Requires<[In32BitMode]>;
 276
 277 def MOVCCRToCCR : MipsPseudo<(outs CCR:$dst), (ins CCR:$src),
 278                              "# MOVCCRToCCR", []>;
 279
 280 //===----------------------------------------------------------------------===//
 281 // Floating Point Patterns
 282 //===----------------------------------------------------------------------===//
 283 def fpimm0 : PatLeaf<(fpimm), [{
 284   return N->isExactlyValue(+0.0);
 285 }]>;
 286
 287 def : Pat<(f32 fpimm0), (MTC1 ZERO)>;
 288
 289 def : Pat<(f32 (sint_to_fp CPURegs:$src)), (CVTS_W32 (MTC1 CPURegs:$src))>;
 290 def : Pat<(f64 (sint_to_fp CPURegs:$src)), (CVTD_W32 (MTC1 CPURegs:$src))>;
 291
 292 def : Pat<(i32 (fp_to_sint FGR32:$src)), (MFC1 (TRUNC_W_S32 FGR32:$src))>;
 293
 294 def : Pat<(i32 (bitconvert FGR32:$src)),  (MFC1 FGR32:$src)>;
 295 def : Pat<(f32 (bitconvert CPURegs:$src)), (MTC1 CPURegs:$src)>;
 296
 297 let Predicates = [In32BitMode] in {
 298   def : Pat<(f32 (fround AFGR64:$src)), (CVTS_D32 AFGR64:$src)>;
 299   def : Pat<(f64 (fextend FGR32:$src)), (CVTD_S32 FGR32:$src)>;
 300 }
 301
 302 // MipsFPRound is only emitted for MipsI targets.
 303 def : Pat<(f32 (MipsFPRound AFGR64:$src)), (CVTW_D32 AFGR64:$src)>;
 304