lib/Target/X86/X86RegisterInfo.td

   1 //===- X86RegisterInfo.td - Describe the X86 Register File --*- tablegen -*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 Register file, defining the registers themselves,
  11 // aliases between the registers, and the register classes built out of the
  12 // registers.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 //  Register definitions...
  18 //
  19 let Namespace = "X86" in {
  20
  21   // In the register alias definitions below, we define which registers alias
  22   // which others.  We only specify which registers the small registers alias,
  23   // because the register file generator is smart enough to figure out that
  24   // AL aliases AX if we tell it that AX aliased AL (for example).
  25
  26   // Dwarf numbering is different for 32-bit and 64-bit, and there are
  27   // variations by target as well. Currently the first entry is for X86-64,
  28   // second - for EH on X86-32/Darwin and third is 'generic' one (X86-32/Linux
  29   // and debug information on X86-32/Darwin)
  30
  31   // 8-bit registers
  32   // Low registers
  33   def AL : Register<"al">, DwarfRegNum<[0, 0, 0]>;
  34   def DL : Register<"dl">, DwarfRegNum<[1, 2, 2]>;
  35   def CL : Register<"cl">, DwarfRegNum<[2, 1, 1]>;
  36   def BL : Register<"bl">, DwarfRegNum<[3, 3, 3]>;
  37
  38   // X86-64 only
  39   def SIL : Register<"sil">, DwarfRegNum<[4, 6, 6]>;
  40   def DIL : Register<"dil">, DwarfRegNum<[5, 7, 7]>;
  41   def BPL : Register<"bpl">, DwarfRegNum<[6, 4, 5]>;
  42   def SPL : Register<"spl">, DwarfRegNum<[7, 5, 4]>;
  43   def R8B  : Register<"r8b">,  DwarfRegNum<[8, -2, -2]>;
  44   def R9B  : Register<"r9b">,  DwarfRegNum<[9, -2, -2]>;
  45   def R10B : Register<"r10b">, DwarfRegNum<[10, -2, -2]>;
  46   def R11B : Register<"r11b">, DwarfRegNum<[11, -2, -2]>;
  47   def R12B : Register<"r12b">, DwarfRegNum<[12, -2, -2]>;
  48   def R13B : Register<"r13b">, DwarfRegNum<[13, -2, -2]>;
  49   def R14B : Register<"r14b">, DwarfRegNum<[14, -2, -2]>;
  50   def R15B : Register<"r15b">, DwarfRegNum<[15, -2, -2]>;
  51
  52   // High registers. On x86-64, these cannot be used in any instruction
  53   // with a REX prefix.
  54   def AH : Register<"ah">, DwarfRegNum<[0, 0, 0]>;
  55   def DH : Register<"dh">, DwarfRegNum<[1, 2, 2]>;
  56   def CH : Register<"ch">, DwarfRegNum<[2, 1, 1]>;
  57   def BH : Register<"bh">, DwarfRegNum<[3, 3, 3]>;
  58
  59   // 16-bit registers
  60   def AX : RegisterWithSubRegs<"ax", [AL,AH]>, DwarfRegNum<[0, 0, 0]>;
  61   def DX : RegisterWithSubRegs<"dx", [DL,DH]>, DwarfRegNum<[1, 2, 2]>;
  62   def CX : RegisterWithSubRegs<"cx", [CL,CH]>, DwarfRegNum<[2, 1, 1]>;
  63   def BX : RegisterWithSubRegs<"bx", [BL,BH]>, DwarfRegNum<[3, 3, 3]>;
  64   def SI : RegisterWithSubRegs<"si", [SIL]>, DwarfRegNum<[4, 6, 6]>;
  65   def DI : RegisterWithSubRegs<"di", [DIL]>, DwarfRegNum<[5, 7, 7]>;
  66   def BP : RegisterWithSubRegs<"bp", [BPL]>, DwarfRegNum<[6, 4, 5]>;
  67   def SP : RegisterWithSubRegs<"sp", [SPL]>, DwarfRegNum<[7, 5, 4]>;
  68   def IP : Register<"ip">, DwarfRegNum<[16]>;
  69
  70   // X86-64 only
  71   def R8W  : RegisterWithSubRegs<"r8w", [R8B]>, DwarfRegNum<[8, -2, -2]>;
  72   def R9W  : RegisterWithSubRegs<"r9w", [R9B]>, DwarfRegNum<[9, -2, -2]>;
  73   def R10W : RegisterWithSubRegs<"r10w", [R10B]>, DwarfRegNum<[10, -2, -2]>;
  74   def R11W : RegisterWithSubRegs<"r11w", [R11B]>, DwarfRegNum<[11, -2, -2]>;
  75   def R12W : RegisterWithSubRegs<"r12w", [R12B]>, DwarfRegNum<[12, -2, -2]>;
  76   def R13W : RegisterWithSubRegs<"r13w", [R13B]>, DwarfRegNum<[13, -2, -2]>;
  77   def R14W : RegisterWithSubRegs<"r14w", [R14B]>, DwarfRegNum<[14, -2, -2]>;
  78   def R15W : RegisterWithSubRegs<"r15w", [R15B]>, DwarfRegNum<[15, -2, -2]>;
  79
  80   // 32-bit registers
  81   def EAX : RegisterWithSubRegs<"eax", [AX]>, DwarfRegNum<[0, 0, 0]>;
  82   def EDX : RegisterWithSubRegs<"edx", [DX]>, DwarfRegNum<[1, 2, 2]>;
  83   def ECX : RegisterWithSubRegs<"ecx", [CX]>, DwarfRegNum<[2, 1, 1]>;
  84   def EBX : RegisterWithSubRegs<"ebx", [BX]>, DwarfRegNum<[3, 3, 3]>;
  85   def ESI : RegisterWithSubRegs<"esi", [SI]>, DwarfRegNum<[4, 6, 6]>;
  86   def EDI : RegisterWithSubRegs<"edi", [DI]>, DwarfRegNum<[5, 7, 7]>;
  87   def EBP : RegisterWithSubRegs<"ebp", [BP]>, DwarfRegNum<[6, 4, 5]>;
  88   def ESP : RegisterWithSubRegs<"esp", [SP]>, DwarfRegNum<[7, 5, 4]>;
  89   def EIP : RegisterWithSubRegs<"eip", [IP]>, DwarfRegNum<[16, 8, 8]>;
  90
  91   // X86-64 only
  92   def R8D  : RegisterWithSubRegs<"r8d", [R8W]>, DwarfRegNum<[8, -2, -2]>;
  93   def R9D  : RegisterWithSubRegs<"r9d", [R9W]>, DwarfRegNum<[9, -2, -2]>;
  94   def R10D : RegisterWithSubRegs<"r10d", [R10W]>, DwarfRegNum<[10, -2, -2]>;
  95   def R11D : RegisterWithSubRegs<"r11d", [R11W]>, DwarfRegNum<[11, -2, -2]>;
  96   def R12D : RegisterWithSubRegs<"r12d", [R12W]>, DwarfRegNum<[12, -2, -2]>;
  97   def R13D : RegisterWithSubRegs<"r13d", [R13W]>, DwarfRegNum<[13, -2, -2]>;
  98   def R14D : RegisterWithSubRegs<"r14d", [R14W]>, DwarfRegNum<[14, -2, -2]>;
  99   def R15D : RegisterWithSubRegs<"r15d", [R15W]>, DwarfRegNum<[15, -2, -2]>;
 100
 101   // 64-bit registers, X86-64 only
 102   def RAX : RegisterWithSubRegs<"rax", [EAX]>, DwarfRegNum<[0, -2, -2]>;
 103   def RDX : RegisterWithSubRegs<"rdx", [EDX]>, DwarfRegNum<[1, -2, -2]>;
 104   def RCX : RegisterWithSubRegs<"rcx", [ECX]>, DwarfRegNum<[2, -2, -2]>;
 105   def RBX : RegisterWithSubRegs<"rbx", [EBX]>, DwarfRegNum<[3, -2, -2]>;
 106   def RSI : RegisterWithSubRegs<"rsi", [ESI]>, DwarfRegNum<[4, -2, -2]>;
 107   def RDI : RegisterWithSubRegs<"rdi", [EDI]>, DwarfRegNum<[5, -2, -2]>;
 108   def RBP : RegisterWithSubRegs<"rbp", [EBP]>, DwarfRegNum<[6, -2, -2]>;
 109   def RSP : RegisterWithSubRegs<"rsp", [ESP]>, DwarfRegNum<[7, -2, -2]>;
 110
 111   def R8  : RegisterWithSubRegs<"r8", [R8D]>, DwarfRegNum<[8, -2, -2]>;
 112   def R9  : RegisterWithSubRegs<"r9", [R9D]>, DwarfRegNum<[9, -2, -2]>;
 113   def R10 : RegisterWithSubRegs<"r10", [R10D]>, DwarfRegNum<[10, -2, -2]>;
 114   def R11 : RegisterWithSubRegs<"r11", [R11D]>, DwarfRegNum<[11, -2, -2]>;
 115   def R12 : RegisterWithSubRegs<"r12", [R12D]>, DwarfRegNum<[12, -2, -2]>;
 116   def R13 : RegisterWithSubRegs<"r13", [R13D]>, DwarfRegNum<[13, -2, -2]>;
 117   def R14 : RegisterWithSubRegs<"r14", [R14D]>, DwarfRegNum<[14, -2, -2]>;
 118   def R15 : RegisterWithSubRegs<"r15", [R15D]>, DwarfRegNum<[15, -2, -2]>;
 119   def RIP : RegisterWithSubRegs<"rip", [EIP]>,  DwarfRegNum<[16, -2, -2]>;
 120
 121   // MMX Registers. These are actually aliased to ST0 .. ST7
 122   def MM0 : Register<"mm0">, DwarfRegNum<[41, 29, 29]>;
 123   def MM1 : Register<"mm1">, DwarfRegNum<[42, 30, 30]>;
 124   def MM2 : Register<"mm2">, DwarfRegNum<[43, 31, 31]>;
 125   def MM3 : Register<"mm3">, DwarfRegNum<[44, 32, 32]>;
 126   def MM4 : Register<"mm4">, DwarfRegNum<[45, 33, 33]>;
 127   def MM5 : Register<"mm5">, DwarfRegNum<[46, 34, 34]>;
 128   def MM6 : Register<"mm6">, DwarfRegNum<[47, 35, 35]>;
 129   def MM7 : Register<"mm7">, DwarfRegNum<[48, 36, 36]>;
 130
 131   // Pseudo Floating Point registers
 132   def FP0 : Register<"fp0">;
 133   def FP1 : Register<"fp1">;
 134   def FP2 : Register<"fp2">;
 135   def FP3 : Register<"fp3">;
 136   def FP4 : Register<"fp4">;
 137   def FP5 : Register<"fp5">;
 138   def FP6 : Register<"fp6">;
 139
 140   // XMM Registers, used by the various SSE instruction set extensions
 141   def XMM0: Register<"xmm0">, DwarfRegNum<[17, 21, 21]>;
 142   def XMM1: Register<"xmm1">, DwarfRegNum<[18, 22, 22]>;
 143   def XMM2: Register<"xmm2">, DwarfRegNum<[19, 23, 23]>;
 144   def XMM3: Register<"xmm3">, DwarfRegNum<[20, 24, 24]>;
 145   def XMM4: Register<"xmm4">, DwarfRegNum<[21, 25, 25]>;
 146   def XMM5: Register<"xmm5">, DwarfRegNum<[22, 26, 26]>;
 147   def XMM6: Register<"xmm6">, DwarfRegNum<[23, 27, 27]>;
 148   def XMM7: Register<"xmm7">, DwarfRegNum<[24, 28, 28]>;
 149
 150   // X86-64 only
 151   def XMM8:  Register<"xmm8">,  DwarfRegNum<[25, -2, -2]>;
 152   def XMM9:  Register<"xmm9">,  DwarfRegNum<[26, -2, -2]>;
 153   def XMM10: Register<"xmm10">, DwarfRegNum<[27, -2, -2]>;
 154   def XMM11: Register<"xmm11">, DwarfRegNum<[28, -2, -2]>;
 155   def XMM12: Register<"xmm12">, DwarfRegNum<[29, -2, -2]>;
 156   def XMM13: Register<"xmm13">, DwarfRegNum<[30, -2, -2]>;
 157   def XMM14: Register<"xmm14">, DwarfRegNum<[31, -2, -2]>;
 158   def XMM15: Register<"xmm15">, DwarfRegNum<[32, -2, -2]>;
 159
 160   // YMM Registers, used by AVX instructions
 161   def YMM0: Register<"ymm0">, DwarfRegNum<[17, 21, 21]>;
 162   def YMM1: Register<"ymm1">, DwarfRegNum<[18, 22, 22]>;
 163   def YMM2: Register<"ymm2">, DwarfRegNum<[19, 23, 23]>;
 164   def YMM3: Register<"ymm3">, DwarfRegNum<[20, 24, 24]>;
 165   def YMM4: Register<"ymm4">, DwarfRegNum<[21, 25, 25]>;
 166   def YMM5: Register<"ymm5">, DwarfRegNum<[22, 26, 26]>;
 167   def YMM6: Register<"ymm6">, DwarfRegNum<[23, 27, 27]>;
 168   def YMM7: Register<"ymm7">, DwarfRegNum<[24, 28, 28]>;
 169   def YMM8:  Register<"ymm8">,  DwarfRegNum<[25, -2, -2]>;
 170   def YMM9:  Register<"ymm9">,  DwarfRegNum<[26, -2, -2]>;
 171   def YMM10: Register<"ymm10">, DwarfRegNum<[27, -2, -2]>;
 172   def YMM11: Register<"ymm11">, DwarfRegNum<[28, -2, -2]>;
 173   def YMM12: Register<"ymm12">, DwarfRegNum<[29, -2, -2]>;
 174   def YMM13: Register<"ymm13">, DwarfRegNum<[30, -2, -2]>;
 175   def YMM14: Register<"ymm14">, DwarfRegNum<[31, -2, -2]>;
 176   def YMM15: Register<"ymm15">, DwarfRegNum<[32, -2, -2]>;
 177
 178   // Floating point stack registers
 179   def ST0 : Register<"st(0)">, DwarfRegNum<[33, 12, 11]>;
 180   def ST1 : Register<"st(1)">, DwarfRegNum<[34, 13, 12]>;
 181   def ST2 : Register<"st(2)">, DwarfRegNum<[35, 14, 13]>;
 182   def ST3 : Register<"st(3)">, DwarfRegNum<[36, 15, 14]>;
 183   def ST4 : Register<"st(4)">, DwarfRegNum<[37, 16, 15]>;
 184   def ST5 : Register<"st(5)">, DwarfRegNum<[38, 17, 16]>;
 185   def ST6 : Register<"st(6)">, DwarfRegNum<[39, 18, 17]>;
 186   def ST7 : Register<"st(7)">, DwarfRegNum<[40, 19, 18]>;
 187
 188   // Status flags register
 189   def EFLAGS : Register<"flags">;
 190
 191   // Segment registers
 192   def CS : Register<"cs">;
 193   def DS : Register<"ds">;
 194   def SS : Register<"ss">;
 195   def ES : Register<"es">;
 196   def FS : Register<"fs">;
 197   def GS : Register<"gs">;
 198 }
 199
 200
 201 //===----------------------------------------------------------------------===//
 202 // Subregister Set Definitions... now that we have all of the pieces, define the
 203 // sub registers for each register.
 204 //
 205
 206 def x86_subreg_8bit    : PatLeaf<(i32 1)>;
 207 def x86_subreg_8bit_hi : PatLeaf<(i32 2)>;
 208 def x86_subreg_16bit   : PatLeaf<(i32 3)>;
 209 def x86_subreg_32bit   : PatLeaf<(i32 4)>;
 210
 211 def : SubRegSet<1, [AX, CX, DX, BX, SP,  BP,  SI,  DI,
 212                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W],
 213                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 214                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 215
 216 def : SubRegSet<2, [AX, CX, DX, BX],
 217                    [AH, CH, DH, BH]>;
 218
 219 def : SubRegSet<1, [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 220                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D],
 221                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 222                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 223
 224 def : SubRegSet<2, [EAX, ECX, EDX, EBX],
 225                    [AH, CH, DH, BH]>;
 226
 227 def : SubRegSet<3, [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 228                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D],
 229                    [AX,  CX,  DX,  BX,  SP,  BP,  SI,  DI,
 230                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W]>;
 231
 232 def : SubRegSet<1, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 233                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 234                    [AL, CL, DL, BL, SPL, BPL, SIL, DIL,
 235                     R8B, R9B, R10B, R11B, R12B, R13B, R14B, R15B]>;
 236
 237 def : SubRegSet<2, [RAX, RCX, RDX, RBX],
 238                    [AH, CH, DH, BH]>;
 239
 240 def : SubRegSet<3, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 241                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 242                    [AX,  CX,  DX,  BX,  SP,  BP,  SI,  DI,
 243                     R8W, R9W, R10W, R11W, R12W, R13W, R14W, R15W]>;
 244
 245 def : SubRegSet<4, [RAX, RCX, RDX, RBX, RSP, RBP, RSI, RDI,
 246                     R8,  R9,  R10, R11, R12, R13, R14, R15],
 247                    [EAX, ECX, EDX, EBX, ESP, EBP, ESI, EDI,
 248                     R8D, R9D, R10D, R11D, R12D, R13D, R14D, R15D]>;
 249
 250 def : SubRegSet<1, [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
 251                     YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15],
 252                    [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 253                     XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15]>;
 254
 255 //===----------------------------------------------------------------------===//
 256 // Register Class Definitions... now that we have all of the pieces, define the
 257 // top-level register classes.  The order specified in the register list is
 258 // implicitly defined to be the register allocation order.
 259 //
 260
 261 // List call-clobbered registers before callee-save registers. RBX, RBP, (and
 262 // R12, R13, R14, and R15 for X86-64) are callee-save registers.
 263 // In 64-mode, there are 12 additional i8 registers, SIL, DIL, BPL, SPL, and
 264 // R8B, ... R15B.
 265 // Allocate R12 and R13 last, as these require an extra byte when
 266 // encoded in x86_64 instructions.
 267 // FIXME: Allow AH, CH, DH, BH to be used as general-purpose registers in
 268 // 64-bit mode. The main complication is that they cannot be encoded in an
 269 // instruction requiring a REX prefix, while SIL, DIL, BPL, R8D, etc.
 270 // require a REX prefix. For example, "addb %ah, %dil" and "movzbl %ah, %r8d"
 271 // cannot be encoded.
 272 def GR8 : RegisterClass<"X86", [i8],  8,
 273                         [AL, CL, DL, AH, CH, DH, BL, BH, SIL, DIL, BPL, SPL,
 274                          R8B, R9B, R10B, R11B, R14B, R15B, R12B, R13B]> {
 275   let MethodProtos = [{
 276     iterator allocation_order_begin(const MachineFunction &MF) const;
 277     iterator allocation_order_end(const MachineFunction &MF) const;
 278   }];
 279   let MethodBodies = [{
 280     static const unsigned X86_GR8_AO_64[] = {
 281       X86::AL,   X86::CL,   X86::DL,   X86::SIL, X86::DIL,
 282       X86::R8B,  X86::R9B,  X86::R10B, X86::R11B,
 283       X86::BL,   X86::R14B, X86::R15B, X86::R12B, X86::R13B, X86::BPL
 284     };
 285
 286     GR8Class::iterator
 287     GR8Class::allocation_order_begin(const MachineFunction &MF) const {
 288       const TargetMachine &TM = MF.getTarget();
 289       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 290       if (Subtarget.is64Bit())
 291         return X86_GR8_AO_64;
 292       else
 293         return begin();
 294     }
 295
 296     GR8Class::iterator
 297     GR8Class::allocation_order_end(const MachineFunction &MF) const {
 298       const TargetMachine &TM = MF.getTarget();
 299       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 300       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 301       // Does the function dedicate RBP / EBP to being a frame ptr?
 302       if (!Subtarget.is64Bit())
 303         // In 32-mode, none of the 8-bit registers aliases EBP or ESP.
 304         return begin() + 8;
 305       else if (RI->hasFP(MF))
 306         // If so, don't allocate SPL or BPL.
 307         return array_endof(X86_GR8_AO_64) - 1;
 308       else
 309         // If not, just don't allocate SPL.
 310         return array_endof(X86_GR8_AO_64);
 311     }
 312   }];
 313 }
 314
 315 def GR16 : RegisterClass<"X86", [i16], 16,
 316                          [AX, CX, DX, SI, DI, BX, BP, SP,
 317                           R8W, R9W, R10W, R11W, R14W, R15W, R12W, R13W]> {
 318   let SubRegClassList = [GR8, GR8];
 319   let MethodProtos = [{
 320     iterator allocation_order_begin(const MachineFunction &MF) const;
 321     iterator allocation_order_end(const MachineFunction &MF) const;
 322   }];
 323   let MethodBodies = [{
 324     static const unsigned X86_GR16_AO_64[] = {
 325       X86::AX,  X86::CX,   X86::DX,   X86::SI,   X86::DI,
 326       X86::R8W, X86::R9W,  X86::R10W, X86::R11W,
 327       X86::BX, X86::R14W, X86::R15W,  X86::R12W, X86::R13W, X86::BP
 328     };
 329
 330     GR16Class::iterator
 331     GR16Class::allocation_order_begin(const MachineFunction &MF) const {
 332       const TargetMachine &TM = MF.getTarget();
 333       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 334       if (Subtarget.is64Bit())
 335         return X86_GR16_AO_64;
 336       else
 337         return begin();
 338     }
 339
 340     GR16Class::iterator
 341     GR16Class::allocation_order_end(const MachineFunction &MF) const {
 342       const TargetMachine &TM = MF.getTarget();
 343       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 344       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 345       if (Subtarget.is64Bit()) {
 346         // Does the function dedicate RBP to being a frame ptr?
 347         if (RI->hasFP(MF))
 348           // If so, don't allocate SP or BP.
 349           return array_endof(X86_GR16_AO_64) - 1;
 350         else
 351           // If not, just don't allocate SP.
 352           return array_endof(X86_GR16_AO_64);
 353       } else {
 354         // Does the function dedicate EBP to being a frame ptr?
 355         if (RI->hasFP(MF))
 356           // If so, don't allocate SP or BP.
 357           return begin() + 6;
 358         else
 359           // If not, just don't allocate SP.
 360           return begin() + 7;
 361       }
 362     }
 363   }];
 364 }
 365
 366 def GR32 : RegisterClass<"X86", [i32], 32,
 367                          [EAX, ECX, EDX, ESI, EDI, EBX, EBP, ESP,
 368                           R8D, R9D, R10D, R11D, R14D, R15D, R12D, R13D]> {
 369   let SubRegClassList = [GR8, GR8, GR16];
 370   let MethodProtos = [{
 371     iterator allocation_order_begin(const MachineFunction &MF) const;
 372     iterator allocation_order_end(const MachineFunction &MF) const;
 373   }];
 374   let MethodBodies = [{
 375     static const unsigned X86_GR32_AO_64[] = {
 376       X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 377       X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 378       X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::EBP
 379     };
 380
 381     GR32Class::iterator
 382     GR32Class::allocation_order_begin(const MachineFunction &MF) const {
 383       const TargetMachine &TM = MF.getTarget();
 384       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 385       if (Subtarget.is64Bit())
 386         return X86_GR32_AO_64;
 387       else
 388         return begin();
 389     }
 390
 391     GR32Class::iterator
 392     GR32Class::allocation_order_end(const MachineFunction &MF) const {
 393       const TargetMachine &TM = MF.getTarget();
 394       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 395       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 396       if (Subtarget.is64Bit()) {
 397         // Does the function dedicate RBP to being a frame ptr?
 398         if (RI->hasFP(MF))
 399           // If so, don't allocate ESP or EBP.
 400           return array_endof(X86_GR32_AO_64) - 1;
 401         else
 402           // If not, just don't allocate ESP.
 403           return array_endof(X86_GR32_AO_64);
 404       } else {
 405         // Does the function dedicate EBP to being a frame ptr?
 406         if (RI->hasFP(MF))
 407           // If so, don't allocate ESP or EBP.
 408           return begin() + 6;
 409         else
 410           // If not, just don't allocate ESP.
 411           return begin() + 7;
 412       }
 413     }
 414   }];
 415 }
 416
 417 // GR64 - 64-bit GPRs. This oddly includes RIP, which isn't accurate, since
 418 // RIP isn't really a register and it can't be used anywhere except in an
 419 // address, but it doesn't cause trouble.
 420 def GR64 : RegisterClass<"X86", [i64], 64,
 421                          [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 422                           RBX, R14, R15, R12, R13, RBP, RSP, RIP]> {
 423   let SubRegClassList = [GR8, GR8, GR16, GR32];
 424   let MethodProtos = [{
 425     iterator allocation_order_end(const MachineFunction &MF) const;
 426   }];
 427   let MethodBodies = [{
 428     GR64Class::iterator
 429     GR64Class::allocation_order_end(const MachineFunction &MF) const {
 430       const TargetMachine &TM = MF.getTarget();
 431       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 432       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 433       if (!Subtarget.is64Bit())
 434         return begin();  // None of these are allocatable in 32-bit.
 435       if (RI->hasFP(MF)) // Does the function dedicate RBP to being a frame ptr?
 436         return end()-3;  // If so, don't allocate RIP, RSP or RBP
 437       else
 438         return end()-2;  // If not, just don't allocate RIP or RSP
 439     }
 440   }];
 441 }
 442
 443
 444 // GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD, GR32_ABCD, GR64_ABCD - Subclasses of
 445 // GR8, GR16, GR32, and GR64 which contain just the "a" "b", "c", and "d"
 446 // registers. On x86-32, GR16_ABCD and GR32_ABCD are classes for registers
 447 // that support 8-bit subreg operations. On x86-64, GR16_ABCD, GR32_ABCD,
 448 // and GR64_ABCD are classes for registers that support 8-bit h-register
 449 // operations.
 450 def GR8_ABCD_L : RegisterClass<"X86", [i8], 8, [AL, CL, DL, BL]> {
 451 }
 452 def GR8_ABCD_H : RegisterClass<"X86", [i8], 8, [AH, CH, DH, BH]> {
 453 }
 454 def GR16_ABCD : RegisterClass<"X86", [i16], 16, [AX, CX, DX, BX]> {
 455   let SubRegClassList = [GR8_ABCD_L, GR8_ABCD_H];
 456 }
 457 def GR32_ABCD : RegisterClass<"X86", [i32], 32, [EAX, ECX, EDX, EBX]> {
 458   let SubRegClassList = [GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD];
 459 }
 460 def GR64_ABCD : RegisterClass<"X86", [i64], 64, [RAX, RCX, RDX, RBX]> {
 461   let SubRegClassList = [GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD, GR32_ABCD];
 462 }
 463
 464 // GR8_NOREX, GR16_NOREX, GR32_NOREX, GR64_NOREX - Subclasses of
 465 // GR8, GR16, GR32, and GR64 which contain only the first 8 GPRs.
 466 // On x86-64, GR64_NOREX, GR32_NOREX and GR16_NOREX are the classes
 467 // of registers which do not by themselves require a REX prefix.
 468 def GR8_NOREX : RegisterClass<"X86", [i8], 8,
 469                               [AL, CL, DL, AH, CH, DH, BL, BH,
 470                                SIL, DIL, BPL, SPL]> {
 471   let MethodProtos = [{
 472     iterator allocation_order_begin(const MachineFunction &MF) const;
 473     iterator allocation_order_end(const MachineFunction &MF) const;
 474   }];
 475   let MethodBodies = [{
 476     static const unsigned X86_GR8_NOREX_AO_64[] = {
 477       X86::AL, X86::CL, X86::DL, X86::SIL, X86::DIL, X86::BL, X86::BPL
 478     };
 479
 480     GR8_NOREXClass::iterator
 481     GR8_NOREXClass::allocation_order_begin(const MachineFunction &MF) const {
 482       const TargetMachine &TM = MF.getTarget();
 483       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 484       if (Subtarget.is64Bit())
 485         return X86_GR8_NOREX_AO_64;
 486       else
 487         return begin();
 488     }
 489
 490     GR8_NOREXClass::iterator
 491     GR8_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 492       const TargetMachine &TM = MF.getTarget();
 493       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 494       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 495       // Does the function dedicate RBP / EBP to being a frame ptr?
 496       if (!Subtarget.is64Bit())
 497         // In 32-mode, none of the 8-bit registers aliases EBP or ESP.
 498         return begin() + 8;
 499       else if (RI->hasFP(MF))
 500         // If so, don't allocate SPL or BPL.
 501         return array_endof(X86_GR8_NOREX_AO_64) - 1;
 502       else
 503         // If not, just don't allocate SPL.
 504         return array_endof(X86_GR8_NOREX_AO_64);
 505     }
 506   }];
 507 }
 508 def GR16_NOREX : RegisterClass<"X86", [i16], 16,
 509                                [AX, CX, DX, SI, DI, BX, BP, SP]> {
 510   let SubRegClassList = [GR8_NOREX, GR8_NOREX];
 511   let MethodProtos = [{
 512     iterator allocation_order_end(const MachineFunction &MF) const;
 513   }];
 514   let MethodBodies = [{
 515     GR16_NOREXClass::iterator
 516     GR16_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 517       const TargetMachine &TM = MF.getTarget();
 518       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 519       // Does the function dedicate RBP / EBP to being a frame ptr?
 520       if (RI->hasFP(MF))
 521         // If so, don't allocate SP or BP.
 522         return end() - 2;
 523       else
 524         // If not, just don't allocate SP.
 525         return end() - 1;
 526     }
 527   }];
 528 }
 529 // GR32_NOREX - GR32 registers which do not require a REX prefix.
 530 def GR32_NOREX : RegisterClass<"X86", [i32], 32,
 531                                [EAX, ECX, EDX, ESI, EDI, EBX, EBP, ESP]> {
 532   let SubRegClassList = [GR8_NOREX, GR8_NOREX, GR16_NOREX];
 533   let MethodProtos = [{
 534     iterator allocation_order_end(const MachineFunction &MF) const;
 535   }];
 536   let MethodBodies = [{
 537     GR32_NOREXClass::iterator
 538     GR32_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 539       const TargetMachine &TM = MF.getTarget();
 540       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 541       // Does the function dedicate RBP / EBP to being a frame ptr?
 542       if (RI->hasFP(MF))
 543         // If so, don't allocate ESP or EBP.
 544         return end() - 2;
 545       else
 546         // If not, just don't allocate ESP.
 547         return end() - 1;
 548     }
 549   }];
 550 }
 551 // GR64_NOREX - GR64 registers which do not require a REX prefix.
 552 def GR64_NOREX : RegisterClass<"X86", [i64], 64,
 553                                [RAX, RCX, RDX, RSI, RDI, RBX, RBP, RSP]> {
 554   let SubRegClassList = [GR8_NOREX, GR8_NOREX, GR16_NOREX, GR32_NOREX];
 555   let MethodProtos = [{
 556     iterator allocation_order_end(const MachineFunction &MF) const;
 557   }];
 558   let MethodBodies = [{
 559     GR64_NOREXClass::iterator
 560     GR64_NOREXClass::allocation_order_end(const MachineFunction &MF) const {
 561       const TargetMachine &TM = MF.getTarget();
 562       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 563       // Does the function dedicate RBP to being a frame ptr?
 564       if (RI->hasFP(MF))
 565         // If so, don't allocate RSP or RBP.
 566         return end() - 2;
 567       else
 568         // If not, just don't allocate RSP.
 569         return end() - 1;
 570     }
 571   }];
 572 }
 573
 574 // GR32_NOSP - GR32 registers except ESP.
 575 def GR32_NOSP : RegisterClass<"X86", [i32], 32,
 576                               [EAX, ECX, EDX, ESI, EDI, EBX, EBP,
 577                                R8D, R9D, R10D, R11D, R14D, R15D, R12D, R13D]> {
 578   let SubRegClassList = [GR8, GR8, GR16];
 579   let MethodProtos = [{
 580     iterator allocation_order_begin(const MachineFunction &MF) const;
 581     iterator allocation_order_end(const MachineFunction &MF) const;
 582   }];
 583   let MethodBodies = [{
 584     static const unsigned X86_GR32_NOSP_AO_64[] = {
 585       X86::EAX, X86::ECX,  X86::EDX,  X86::ESI,  X86::EDI,
 586       X86::R8D, X86::R9D,  X86::R10D, X86::R11D,
 587       X86::EBX, X86::R14D, X86::R15D, X86::R12D, X86::R13D, X86::EBP
 588     };
 589
 590     GR32_NOSPClass::iterator
 591     GR32_NOSPClass::allocation_order_begin(const MachineFunction &MF) const {
 592       const TargetMachine &TM = MF.getTarget();
 593       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 594       if (Subtarget.is64Bit())
 595         return X86_GR32_NOSP_AO_64;
 596       else
 597         return begin();
 598     }
 599
 600     GR32_NOSPClass::iterator
 601     GR32_NOSPClass::allocation_order_end(const MachineFunction &MF) const {
 602       const TargetMachine &TM = MF.getTarget();
 603       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 604       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 605       if (Subtarget.is64Bit()) {
 606         // Does the function dedicate RBP to being a frame ptr?
 607         if (RI->hasFP(MF))
 608           // If so, don't allocate EBP.
 609           return array_endof(X86_GR32_NOSP_AO_64) - 1;
 610         else
 611           // If not, any reg in this class is ok.
 612           return array_endof(X86_GR32_NOSP_AO_64);
 613       } else {
 614         // Does the function dedicate EBP to being a frame ptr?
 615         if (RI->hasFP(MF))
 616           // If so, don't allocate EBP.
 617           return begin() + 6;
 618         else
 619           // If not, any reg in this class is ok.
 620           return begin() + 7;
 621       }
 622     }
 623   }];
 624 }
 625
 626 // GR64_NOSP - GR64 registers except RSP (and RIP).
 627 def GR64_NOSP : RegisterClass<"X86", [i64], 64,
 628                               [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 629                                RBX, R14, R15, R12, R13, RBP]> {
 630   let SubRegClassList = [GR8, GR8, GR16, GR32_NOSP];
 631   let MethodProtos = [{
 632     iterator allocation_order_end(const MachineFunction &MF) const;
 633   }];
 634   let MethodBodies = [{
 635     GR64_NOSPClass::iterator
 636     GR64_NOSPClass::allocation_order_end(const MachineFunction &MF) const {
 637       const TargetMachine &TM = MF.getTarget();
 638       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 639       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 640       if (!Subtarget.is64Bit())
 641         return begin();  // None of these are allocatable in 32-bit.
 642       if (RI->hasFP(MF)) // Does the function dedicate RBP to being a frame ptr?
 643         return end()-1;  // If so, don't allocate RBP
 644       else
 645         return end();  // If not, any reg in this class is ok.
 646     }
 647   }];
 648 }
 649
 650 // GR64_NOREX_NOSP - GR64_NOREX registers except RSP.
 651 def GR64_NOREX_NOSP : RegisterClass<"X86", [i64], 64,
 652                                     [RAX, RCX, RDX, RSI, RDI, RBX, RBP]> {
 653   let SubRegClassList = [GR8_NOREX, GR8_NOREX, GR16_NOREX, GR32_NOREX];
 654   let MethodProtos = [{
 655     iterator allocation_order_end(const MachineFunction &MF) const;
 656   }];
 657   let MethodBodies = [{
 658     GR64_NOREX_NOSPClass::iterator
 659     GR64_NOREX_NOSPClass::allocation_order_end(const MachineFunction &MF) const {
 660       const TargetMachine &TM = MF.getTarget();
 661       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 662       // Does the function dedicate RBP to being a frame ptr?
 663       if (RI->hasFP(MF))
 664         // If so, don't allocate RBP.
 665         return end() - 1;
 666       else
 667         // If not, any reg in this class is ok.
 668         return end();
 669     }
 670   }];
 671 }
 672
 673 // A class to support the 'A' assembler constraint: EAX then EDX.
 674 def GR32_AD : RegisterClass<"X86", [i32], 32, [EAX, EDX]> {
 675   let SubRegClassList = [GR8_ABCD_L, GR8_ABCD_H, GR16_ABCD];
 676 }
 677
 678 // Scalar SSE2 floating point registers.
 679 def FR32 : RegisterClass<"X86", [f32], 32,
 680                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 681                           XMM8, XMM9, XMM10, XMM11,
 682                           XMM12, XMM13, XMM14, XMM15]> {
 683   let MethodProtos = [{
 684     iterator allocation_order_end(const MachineFunction &MF) const;
 685   }];
 686   let MethodBodies = [{
 687     FR32Class::iterator
 688     FR32Class::allocation_order_end(const MachineFunction &MF) const {
 689       const TargetMachine &TM = MF.getTarget();
 690       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 691       if (!Subtarget.is64Bit())
 692         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 693       else
 694         return end();
 695     }
 696   }];
 697 }
 698
 699 def FR64 : RegisterClass<"X86", [f64], 64,
 700                          [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 701                           XMM8, XMM9, XMM10, XMM11,
 702                           XMM12, XMM13, XMM14, XMM15]> {
 703   let MethodProtos = [{
 704     iterator allocation_order_end(const MachineFunction &MF) const;
 705   }];
 706   let MethodBodies = [{
 707     FR64Class::iterator
 708     FR64Class::allocation_order_end(const MachineFunction &MF) const {
 709       const TargetMachine &TM = MF.getTarget();
 710       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 711       if (!Subtarget.is64Bit())
 712         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 713       else
 714         return end();
 715     }
 716   }];
 717 }
 718
 719
 720 // FIXME: This sets up the floating point register files as though they are f64
 721 // values, though they really are f80 values.  This will cause us to spill
 722 // values as 64-bit quantities instead of 80-bit quantities, which is much much
 723 // faster on common hardware.  In reality, this should be controlled by a
 724 // command line option or something.
 725
 726 def RFP32 : RegisterClass<"X86",[f32], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 727 def RFP64 : RegisterClass<"X86",[f64], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 728 def RFP80 : RegisterClass<"X86",[f80], 32, [FP0, FP1, FP2, FP3, FP4, FP5, FP6]>;
 729
 730 // Floating point stack registers (these are not allocatable by the
 731 // register allocator - the floating point stackifier is responsible
 732 // for transforming FPn allocations to STn registers)
 733 def RST : RegisterClass<"X86", [f80, f64, f32], 32,
 734                         [ST0, ST1, ST2, ST3, ST4, ST5, ST6, ST7]> {
 735     let MethodProtos = [{
 736     iterator allocation_order_end(const MachineFunction &MF) const;
 737   }];
 738   let MethodBodies = [{
 739     RSTClass::iterator
 740     RSTClass::allocation_order_end(const MachineFunction &MF) const {
 741       return begin();
 742     }
 743   }];
 744 }
 745
 746 // Generic vector registers: VR64 and VR128.
 747 def VR64  : RegisterClass<"X86", [v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 748                           [MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7]>;
 749 def VR128 : RegisterClass<"X86", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],128,
 750                           [XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 751                            XMM8, XMM9, XMM10, XMM11,
 752                            XMM12, XMM13, XMM14, XMM15]> {
 753   let MethodProtos = [{
 754     iterator allocation_order_end(const MachineFunction &MF) const;
 755   }];
 756   let MethodBodies = [{
 757     VR128Class::iterator
 758     VR128Class::allocation_order_end(const MachineFunction &MF) const {
 759       const TargetMachine &TM = MF.getTarget();
 760       const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 761       if (!Subtarget.is64Bit())
 762         return end()-8; // Only XMM0 to XMM7 are available in 32-bit mode.
 763       else
 764         return end();
 765     }
 766   }];
 767 }
 768 def VR256 : RegisterClass<"X86", [ v8i32, v4i64, v8f32, v4f64],256,
 769                           [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
 770                            YMM8, YMM9, YMM10, YMM11,
 771                            YMM12, YMM13, YMM14, YMM15]>;
 772
 773 // Status flags registers.
 774 def CCR : RegisterClass<"X86", [i32], 32, [EFLAGS]> {
 775   let CopyCost = -1;  // Don't allow copying of status registers.
 776 }