lib/Target/X86/X86Instr64bit.td

   1 //====- X86Instr64bit.td - Describe X86-64 Instructions ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86-64 instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // Operand Definitions.
  18 //
  19
  20 // 64-bits but only 32 bits are significant.
  21 def i64i32imm  : Operand<i64>;
  22
  23 // 64-bits but only 32 bits are significant, and those bits are treated as being
  24 // pc relative.
  25 def i64i32imm_pcrel : Operand<i64> {
  26   let PrintMethod = "print_pcrel_imm";
  27 }
  28
  29
  30 // 64-bits but only 8 bits are significant.
  31 def i64i8imm   : Operand<i64> {
  32   let ParserMatchClass = ImmSExt8AsmOperand;
  33 }
  34
  35 def lea64mem : Operand<i64> {
  36   let PrintMethod = "printlea64mem";
  37   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm);
  38   let ParserMatchClass = X86MemAsmOperand;
  39 }
  40
  41 def lea64_32mem : Operand<i32> {
  42   let PrintMethod = "printlea64_32mem";
  43   let AsmOperandLowerMethod = "lower_lea64_32mem";
  44   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm);
  45   let ParserMatchClass = X86MemAsmOperand;
  46 }
  47
  48 //===----------------------------------------------------------------------===//
  49 // Complex Pattern Definitions.
  50 //
  51 def lea64addr : ComplexPattern<i64, 4, "SelectLEAAddr",
  52                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
  53                          X86WrapperRIP], []>;
  54
  55 def tls64addr : ComplexPattern<i64, 4, "SelectTLSADDRAddr",
  56                                [tglobaltlsaddr], []>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // Pattern fragments.
  60 //
  61
  62 def i64immSExt8  : PatLeaf<(i64 imm), [{
  63   // i64immSExt8 predicate - True if the 64-bit immediate fits in a 8-bit
  64   // sign extended field.
  65   return (int64_t)N->getZExtValue() == (int8_t)N->getZExtValue();
  66 }]>;
  67
  68 def i64immSExt32  : PatLeaf<(i64 imm), [{
  69   // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  70   // sign extended field.
  71   return (int64_t)N->getZExtValue() == (int32_t)N->getZExtValue();
  72 }]>;
  73
  74 def i64immZExt32  : PatLeaf<(i64 imm), [{
  75   // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  76   // unsignedsign extended field.
  77   return (uint64_t)N->getZExtValue() == (uint32_t)N->getZExtValue();
  78 }]>;
  79
  80 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
  81 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
  82 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
  83
  84 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
  85 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
  86 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
  87 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
  88
  89 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
  90 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
  91 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
  92 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
  93
  94 //===----------------------------------------------------------------------===//
  95 // Instruction list...
  96 //
  97
  98 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
  99 // a stack adjustment and the codegen must know that they may modify the stack
 100 // pointer before prolog-epilog rewriting occurs.
 101 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
 102 // sub / add which can clobber EFLAGS.
 103 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
 104 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 105                            "#ADJCALLSTACKDOWN",
 106                            [(X86callseq_start timm:$amt)]>,
 107                           Requires<[In64BitMode]>;
 108 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 109                            "#ADJCALLSTACKUP",
 110                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 111                           Requires<[In64BitMode]>;
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 //  Call Instructions...
 116 //
 117 let isCall = 1 in
 118   // All calls clobber the non-callee saved registers. RSP is marked as
 119   // a use to prevent stack-pointer assignments that appear immediately
 120   // before calls from potentially appearing dead. Uses for argument
 121   // registers are added manually.
 122   let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 123               FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 124               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 125               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 126               XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 127       Uses = [RSP] in {
 128
 129     // NOTE: this pattern doesn't match "X86call imm", because we do not know
 130     // that the offset between an arbitrary immediate and the call will fit in
 131     // the 32-bit pcrel field that we have.
 132     def CALL64pcrel32 : Ii32<0xE8, RawFrm,
 133                           (outs), (ins i64i32imm_pcrel:$dst, variable_ops),
 134                           "call\t$dst", []>,
 135                         Requires<[In64BitMode, NotWin64]>;
 136     def CALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst, variable_ops),
 137                           "call\t{*}$dst", [(X86call GR64:$dst)]>,
 138                         Requires<[NotWin64]>;
 139     def CALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst, variable_ops),
 140                           "call\t{*}$dst", [(X86call (loadi64 addr:$dst))]>,
 141                         Requires<[NotWin64]>;
 142
 143     def FARCALL64   : RI<0xFF, MRM3m, (outs), (ins opaque80mem:$dst),
 144                          "lcall{q}\t{*}$dst", []>;
 145   }
 146
 147   // FIXME: We need to teach codegen about single list of call-clobbered registers.
 148 let isCall = 1 in
 149   // All calls clobber the non-callee saved registers. RSP is marked as
 150   // a use to prevent stack-pointer assignments that appear immediately
 151   // before calls from potentially appearing dead. Uses for argument
 152   // registers are added manually.
 153   let Defs = [RAX, RCX, RDX, R8, R9, R10, R11,
 154               FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 155               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 156               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, EFLAGS],
 157       Uses = [RSP] in {
 158     def WINCALL64pcrel32 : I<0xE8, RawFrm,
 159                              (outs), (ins i64i32imm_pcrel:$dst, variable_ops),
 160                              "call\t$dst", []>,
 161                            Requires<[IsWin64]>;
 162     def WINCALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst, variable_ops),
 163                              "call\t{*}$dst",
 164                              [(X86call GR64:$dst)]>, Requires<[IsWin64]>;
 165     def WINCALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst, variable_ops),
 166                              "call\t{*}$dst",
 167                              [(X86call (loadi64 addr:$dst))]>, Requires<[IsWin64]>;
 168   }
 169
 170
 171 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 172 def TCRETURNdi64 : I<0, Pseudo, (outs), (ins i64imm:$dst, i32imm:$offset,
 173                                          variable_ops),
 174                  "#TC_RETURN $dst $offset",
 175                  []>;
 176
 177 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 178 def TCRETURNri64 : I<0, Pseudo, (outs), (ins GR64:$dst, i32imm:$offset,
 179                                          variable_ops),
 180                  "#TC_RETURN $dst $offset",
 181                  []>;
 182
 183
 184 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 185   def TAILJMPr64 : I<0xFF, MRM4r, (outs), (ins GR64:$dst),
 186                    "jmp{q}\t{*}$dst  # TAILCALL",
 187                    []>;
 188
 189 // Branches
 190 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 191   def JMP64r     : I<0xFF, MRM4r, (outs), (ins GR64:$dst), "jmp{q}\t{*}$dst",
 192                      [(brind GR64:$dst)]>;
 193   def JMP64m     : I<0xFF, MRM4m, (outs), (ins i64mem:$dst), "jmp{q}\t{*}$dst",
 194                      [(brind (loadi64 addr:$dst))]>;
 195   def FARJMP64   : RI<0xFF, MRM5m, (outs), (ins opaque80mem:$dst),
 196                       "ljmp{q}\t{*}$dst", []>;
 197 }
 198
 199 //===----------------------------------------------------------------------===//
 200 // EH Pseudo Instructions
 201 //
 202 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 203     hasCtrlDep = 1 in {
 204 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
 205                      "ret\t#eh_return, addr: $addr",
 206                      [(X86ehret GR64:$addr)]>;
 207
 208 }
 209
 210 //===----------------------------------------------------------------------===//
 211 //  Miscellaneous Instructions...
 212 //
 213 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 214 def LEAVE64  : I<0xC9, RawFrm,
 215                  (outs), (ins), "leave", []>;
 216 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 217 let mayLoad = 1 in {
 218 def POP64r   : I<0x58, AddRegFrm,
 219                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 220 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 221 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 222 }
 223 let mayStore = 1 in {
 224 def PUSH64r  : I<0x50, AddRegFrm,
 225                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 226 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 227 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 228 }
 229 }
 230
 231 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 232 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i8imm:$imm),
 233                      "push{q}\t$imm", []>;
 234 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 235                       "push{q}\t$imm", []>;
 236 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 237                       "push{q}\t$imm", []>;
 238 }
 239
 240 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1 in
 241 def POPFQ    : I<0x9D, RawFrm, (outs), (ins), "popf", []>, REX_W;
 242 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1 in
 243 def PUSHFQ   : I<0x9C, RawFrm, (outs), (ins), "pushf", []>;
 244
 245 def LEA64_32r : I<0x8D, MRMSrcMem,
 246                   (outs GR32:$dst), (ins lea64_32mem:$src),
 247                   "lea{l}\t{$src|$dst}, {$dst|$src}",
 248                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
 249
 250 let isReMaterializable = 1 in
 251 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins lea64mem:$src),
 252                   "lea{q}\t{$src|$dst}, {$dst|$src}",
 253                   [(set GR64:$dst, lea64addr:$src)]>;
 254
 255 let isTwoAddress = 1 in
 256 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 257                   "bswap{q}\t$dst",
 258                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 259
 260 // Bit scan instructions.
 261 let Defs = [EFLAGS] in {
 262 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 263                   "bsf{q}\t{$src, $dst|$dst, $src}",
 264                   [(set GR64:$dst, (X86bsf GR64:$src)), (implicit EFLAGS)]>, TB;
 265 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 266                   "bsf{q}\t{$src, $dst|$dst, $src}",
 267                   [(set GR64:$dst, (X86bsf (loadi64 addr:$src))),
 268                    (implicit EFLAGS)]>, TB;
 269
 270 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 271                   "bsr{q}\t{$src, $dst|$dst, $src}",
 272                   [(set GR64:$dst, (X86bsr GR64:$src)), (implicit EFLAGS)]>, TB;
 273 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 274                   "bsr{q}\t{$src, $dst|$dst, $src}",
 275                   [(set GR64:$dst, (X86bsr (loadi64 addr:$src))),
 276                    (implicit EFLAGS)]>, TB;
 277 } // Defs = [EFLAGS]
 278
 279 // Repeat string ops
 280 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI] in
 281 def REP_MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
 282                    [(X86rep_movs i64)]>, REP;
 283 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI] in
 284 def REP_STOSQ : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
 285                    [(X86rep_stos i64)]>, REP;
 286
 287 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scas{q}", []>;
 288
 289 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmps{q}", []>;
 290
 291 // Fast system-call instructions
 292 def SYSEXIT64 : RI<0x35, RawFrm,
 293                    (outs), (ins), "sysexit", []>, TB;
 294
 295 //===----------------------------------------------------------------------===//
 296 //  Move Instructions...
 297 //
 298
 299 let neverHasSideEffects = 1 in
 300 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 301                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 302
 303 let isReMaterializable = 1, isAsCheapAsAMove = 1  in {
 304 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 305                     "movabs{q}\t{$src, $dst|$dst, $src}",
 306                     [(set GR64:$dst, imm:$src)]>;
 307 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 308                       "mov{q}\t{$src, $dst|$dst, $src}",
 309                       [(set GR64:$dst, i64immSExt32:$src)]>;
 310 }
 311
 312 let canFoldAsLoad = 1 in
 313 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 314                  "mov{q}\t{$src, $dst|$dst, $src}",
 315                  [(set GR64:$dst, (load addr:$src))]>;
 316
 317 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 318                  "mov{q}\t{$src, $dst|$dst, $src}",
 319                  [(store GR64:$src, addr:$dst)]>;
 320 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 321                       "mov{q}\t{$src, $dst|$dst, $src}",
 322                       [(store i64immSExt32:$src, addr:$dst)]>;
 323
 324 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins i8imm:$src),
 325                       "mov{q}\t{$src, %rax|%rax, $src}", []>;
 326 def MOV64o32a : RIi32<0xA1, RawFrm, (outs), (ins i32imm:$src),
 327                        "mov{q}\t{$src, %rax|%rax, $src}", []>;
 328 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs i8imm:$dst), (ins),
 329                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 330 def MOV64ao32 : RIi32<0xA3, RawFrm, (outs i32imm:$dst), (ins),
 331                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 332
 333 // Moves to and from segment registers
 334 def MOV64rs : RI<0x8C, MRMDestReg, (outs GR64:$dst), (ins SEGMENT_REG:$src),
 335                  "mov{w}\t{$src, $dst|$dst, $src}", []>;
 336 def MOV64ms : RI<0x8C, MRMDestMem, (outs i64mem:$dst), (ins SEGMENT_REG:$src),
 337                  "mov{w}\t{$src, $dst|$dst, $src}", []>;
 338 def MOV64sr : RI<0x8E, MRMSrcReg, (outs SEGMENT_REG:$dst), (ins GR64:$src),
 339                  "mov{w}\t{$src, $dst|$dst, $src}", []>;
 340 def MOV64sm : RI<0x8E, MRMSrcMem, (outs SEGMENT_REG:$dst), (ins i64mem:$src),
 341                  "mov{w}\t{$src, $dst|$dst, $src}", []>;
 342
 343 // Sign/Zero extenders
 344
 345 // MOVSX64rr8 always has a REX prefix and it has an 8-bit register
 346 // operand, which makes it a rare instruction with an 8-bit register
 347 // operand that can never access an h register. If support for h registers
 348 // were generalized, this would require a special register class.
 349 def MOVSX64rr8 : RI<0xBE, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 350                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 351                     [(set GR64:$dst, (sext GR8:$src))]>, TB;
 352 def MOVSX64rm8 : RI<0xBE, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 353                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 354                     [(set GR64:$dst, (sextloadi64i8 addr:$src))]>, TB;
 355 def MOVSX64rr16: RI<0xBF, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 356                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 357                     [(set GR64:$dst, (sext GR16:$src))]>, TB;
 358 def MOVSX64rm16: RI<0xBF, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 359                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 360                     [(set GR64:$dst, (sextloadi64i16 addr:$src))]>, TB;
 361 def MOVSX64rr32: RI<0x63, MRMSrcReg, (outs GR64:$dst), (ins GR32:$src),
 362                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 363                     [(set GR64:$dst, (sext GR32:$src))]>;
 364 def MOVSX64rm32: RI<0x63, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 365                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 366                     [(set GR64:$dst, (sextloadi64i32 addr:$src))]>;
 367
 368 // Use movzbl instead of movzbq when the destination is a register; it's
 369 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 370 def MOVZX64rr8 : I<0xB6, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 371                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 372                    [(set GR64:$dst, (zext GR8:$src))]>, TB;
 373 def MOVZX64rm8 : I<0xB6, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 374                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 375                    [(set GR64:$dst, (zextloadi64i8 addr:$src))]>, TB;
 376 // Use movzwl instead of movzwq when the destination is a register; it's
 377 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 378 def MOVZX64rr16: I<0xB7, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 379                    "movz{wl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 380                    [(set GR64:$dst, (zext GR16:$src))]>, TB;
 381 def MOVZX64rm16: I<0xB7, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 382                    "movz{wl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 383                    [(set GR64:$dst, (zextloadi64i16 addr:$src))]>, TB;
 384
 385 // There's no movzlq instruction, but movl can be used for this purpose, using
 386 // implicit zero-extension. The preferred way to do 32-bit-to-64-bit zero
 387 // extension on x86-64 is to use a SUBREG_TO_REG to utilize implicit
 388 // zero-extension, however this isn't possible when the 32-bit value is
 389 // defined by a truncate or is copied from something where the high bits aren't
 390 // necessarily all zero. In such cases, we fall back to these explicit zext
 391 // instructions.
 392 def MOVZX64rr32 : I<0x89, MRMDestReg, (outs GR64:$dst), (ins GR32:$src),
 393                     "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 394                     [(set GR64:$dst, (zext GR32:$src))]>;
 395 def MOVZX64rm32 : I<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 396                     "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 397                     [(set GR64:$dst, (zextloadi64i32 addr:$src))]>;
 398
 399 // Any instruction that defines a 32-bit result leaves the high half of the
 400 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
 401 // be copying from a truncate. And x86's cmov doesn't do anything if the
 402 // condition is false. But any other 32-bit operation will zero-extend
 403 // up to 64 bits.
 404 def def32 : PatLeaf<(i32 GR32:$src), [{
 405   return N->getOpcode() != ISD::TRUNCATE &&
 406          N->getOpcode() != TargetInstrInfo::EXTRACT_SUBREG &&
 407          N->getOpcode() != ISD::CopyFromReg &&
 408          N->getOpcode() != X86ISD::CMOV;
 409 }]>;
 410
 411 // In the case of a 32-bit def that is known to implicitly zero-extend,
 412 // we can use a SUBREG_TO_REG.
 413 def : Pat<(i64 (zext def32:$src)),
 414           (SUBREG_TO_REG (i64 0), GR32:$src, x86_subreg_32bit)>;
 415
 416 let neverHasSideEffects = 1 in {
 417   let Defs = [RAX], Uses = [EAX] in
 418   def CDQE : RI<0x98, RawFrm, (outs), (ins),
 419                "{cltq|cdqe}", []>;     // RAX = signext(EAX)
 420
 421   let Defs = [RAX,RDX], Uses = [RAX] in
 422   def CQO  : RI<0x99, RawFrm, (outs), (ins),
 423                 "{cqto|cqo}", []>; // RDX:RAX = signext(RAX)
 424 }
 425
 426 //===----------------------------------------------------------------------===//
 427 //  Arithmetic Instructions...
 428 //
 429
 430 let Defs = [EFLAGS] in {
 431
 432 def ADD64i32 : RI<0x05, RawFrm, (outs), (ins i32imm:$src),
 433                   "add{q}\t{$src, %rax|%rax, $src}", []>;
 434
 435 let isTwoAddress = 1 in {
 436 let isConvertibleToThreeAddress = 1 in {
 437 let isCommutable = 1 in
 438 // Register-Register Addition
 439 def ADD64rr    : RI<0x01, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 440                     "add{q}\t{$src2, $dst|$dst, $src2}",
 441                     [(set GR64:$dst, (add GR64:$src1, GR64:$src2)),
 442                      (implicit EFLAGS)]>;
 443
 444 // Register-Integer Addition
 445 def ADD64ri8  : RIi8<0x83, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 446                      "add{q}\t{$src2, $dst|$dst, $src2}",
 447                      [(set GR64:$dst, (add GR64:$src1, i64immSExt8:$src2)),
 448                       (implicit EFLAGS)]>;
 449 def ADD64ri32 : RIi32<0x81, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 450                       "add{q}\t{$src2, $dst|$dst, $src2}",
 451                       [(set GR64:$dst, (add GR64:$src1, i64immSExt32:$src2)),
 452                        (implicit EFLAGS)]>;
 453 } // isConvertibleToThreeAddress
 454
 455 // Register-Memory Addition
 456 def ADD64rm     : RI<0x03, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 457                      "add{q}\t{$src2, $dst|$dst, $src2}",
 458                      [(set GR64:$dst, (add GR64:$src1, (load addr:$src2))),
 459                       (implicit EFLAGS)]>;
 460
 461 // Register-Register Addition - Equivalent to the normal rr form (ADD64rr), but
 462 //   differently encoded.
 463 def ADD64mrmrr  : RI<0x03, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 464                      "add{l}\t{$src2, $dst|$dst, $src2}", []>;
 465
 466 } // isTwoAddress
 467
 468 // Memory-Register Addition
 469 def ADD64mr  : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 470                   "add{q}\t{$src2, $dst|$dst, $src2}",
 471                   [(store (add (load addr:$dst), GR64:$src2), addr:$dst),
 472                    (implicit EFLAGS)]>;
 473 def ADD64mi8 : RIi8<0x83, MRM0m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 474                     "add{q}\t{$src2, $dst|$dst, $src2}",
 475                 [(store (add (load addr:$dst), i64immSExt8:$src2), addr:$dst),
 476                  (implicit EFLAGS)]>;
 477 def ADD64mi32 : RIi32<0x81, MRM0m, (outs), (ins i64mem:$dst, i64i32imm :$src2),
 478                       "add{q}\t{$src2, $dst|$dst, $src2}",
 479                [(store (add (load addr:$dst), i64immSExt32:$src2), addr:$dst),
 480                 (implicit EFLAGS)]>;
 481
 482 let Uses = [EFLAGS] in {
 483
 484 def ADC64i32 : RI<0x15, RawFrm, (outs), (ins i32imm:$src),
 485                   "adc{q}\t{$src, %rax|%rax, $src}", []>;
 486
 487 let isTwoAddress = 1 in {
 488 let isCommutable = 1 in
 489 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 490                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 491                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
 492
 493 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 494                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 495                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
 496
 497 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 498                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 499                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
 500 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 501                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 502                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
 503 } // isTwoAddress
 504
 505 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 506                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 507                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
 508 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 509                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 510                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 511 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 512                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 513                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 514 } // Uses = [EFLAGS]
 515
 516 let isTwoAddress = 1 in {
 517 // Register-Register Subtraction
 518 def SUB64rr  : RI<0x29, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 519                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 520                   [(set GR64:$dst, (sub GR64:$src1, GR64:$src2)),
 521                    (implicit EFLAGS)]>;
 522
 523 // Register-Memory Subtraction
 524 def SUB64rm  : RI<0x2B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 525                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 526                   [(set GR64:$dst, (sub GR64:$src1, (load addr:$src2))),
 527                    (implicit EFLAGS)]>;
 528
 529 // Register-Integer Subtraction
 530 def SUB64ri8 : RIi8<0x83, MRM5r, (outs GR64:$dst),
 531                                  (ins GR64:$src1, i64i8imm:$src2),
 532                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 533                     [(set GR64:$dst, (sub GR64:$src1, i64immSExt8:$src2)),
 534                      (implicit EFLAGS)]>;
 535 def SUB64ri32 : RIi32<0x81, MRM5r, (outs GR64:$dst),
 536                                    (ins GR64:$src1, i64i32imm:$src2),
 537                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 538                       [(set GR64:$dst, (sub GR64:$src1, i64immSExt32:$src2)),
 539                        (implicit EFLAGS)]>;
 540 } // isTwoAddress
 541
 542 def SUB64i32 : RI<0x2D, RawFrm, (outs), (ins i32imm:$src),
 543                   "sub{q}\t{$src, %rax|%rax, $src}", []>;
 544
 545 // Memory-Register Subtraction
 546 def SUB64mr  : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 547                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 548                   [(store (sub (load addr:$dst), GR64:$src2), addr:$dst),
 549                    (implicit EFLAGS)]>;
 550
 551 // Memory-Integer Subtraction
 552 def SUB64mi8 : RIi8<0x83, MRM5m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 553                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 554                     [(store (sub (load addr:$dst), i64immSExt8:$src2),
 555                             addr:$dst),
 556                      (implicit EFLAGS)]>;
 557 def SUB64mi32 : RIi32<0x81, MRM5m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 558                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 559                       [(store (sub (load addr:$dst), i64immSExt32:$src2),
 560                               addr:$dst),
 561                        (implicit EFLAGS)]>;
 562
 563 let Uses = [EFLAGS] in {
 564 let isTwoAddress = 1 in {
 565 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 566                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 567                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
 568
 569 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 570                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 571                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
 572
 573 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 574                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 575                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
 576 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 577                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 578                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
 579 } // isTwoAddress
 580
 581 def SBB64i32 : RI<0x1D, RawFrm, (outs), (ins i32imm:$src),
 582                   "sbb{q}\t{$src, %rax|%rax, $src}", []>;
 583
 584 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 585                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 586                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
 587 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 588                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 589                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 590 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 591                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 592               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
 593 } // Uses = [EFLAGS]
 594 } // Defs = [EFLAGS]
 595
 596 // Unsigned multiplication
 597 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in {
 598 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
 599                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 600 let mayLoad = 1 in
 601 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
 602                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 603
 604 // Signed multiplication
 605 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src),
 606                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 607 let mayLoad = 1 in
 608 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 609                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 610 }
 611
 612 let Defs = [EFLAGS] in {
 613 let isTwoAddress = 1 in {
 614 let isCommutable = 1 in
 615 // Register-Register Signed Integer Multiplication
 616 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 617                                    (ins GR64:$src1, GR64:$src2),
 618                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 619                   [(set GR64:$dst, (mul GR64:$src1, GR64:$src2)),
 620                    (implicit EFLAGS)]>, TB;
 621
 622 // Register-Memory Signed Integer Multiplication
 623 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 624                                    (ins GR64:$src1, i64mem:$src2),
 625                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 626                   [(set GR64:$dst, (mul GR64:$src1, (load addr:$src2))),
 627                    (implicit EFLAGS)]>, TB;
 628 } // isTwoAddress
 629
 630 // Suprisingly enough, these are not two address instructions!
 631
 632 // Register-Integer Signed Integer Multiplication
 633 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 634                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 635                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 636                       [(set GR64:$dst, (mul GR64:$src1, i64immSExt8:$src2)),
 637                        (implicit EFLAGS)]>;
 638 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 639                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 640                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 641                        [(set GR64:$dst, (mul GR64:$src1, i64immSExt32:$src2)),
 642                         (implicit EFLAGS)]>;
 643
 644 // Memory-Integer Signed Integer Multiplication
 645 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 646                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 647                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 648                       [(set GR64:$dst, (mul (load addr:$src1),
 649                                             i64immSExt8:$src2)),
 650                        (implicit EFLAGS)]>;
 651 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 652                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 653                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 654                         [(set GR64:$dst, (mul (load addr:$src1),
 655                                               i64immSExt32:$src2)),
 656                          (implicit EFLAGS)]>;
 657 } // Defs = [EFLAGS]
 658
 659 // Unsigned division / remainder
 660 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in {
 661 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 662                 "div{q}\t$src", []>;
 663 // Signed division / remainder
 664 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 665                 "idiv{q}\t$src", []>;
 666 let mayLoad = 1 in {
 667 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 668                 "div{q}\t$src", []>;
 669 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 670                 "idiv{q}\t$src", []>;
 671 }
 672 }
 673
 674 // Unary instructions
 675 let Defs = [EFLAGS], CodeSize = 2 in {
 676 let isTwoAddress = 1 in
 677 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src), "neg{q}\t$dst",
 678                 [(set GR64:$dst, (ineg GR64:$src)),
 679                  (implicit EFLAGS)]>;
 680 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 681                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 682                  (implicit EFLAGS)]>;
 683
 684 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 685 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src), "inc{q}\t$dst",
 686                 [(set GR64:$dst, (add GR64:$src, 1)),
 687                  (implicit EFLAGS)]>;
 688 def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 689                 [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 690                  (implicit EFLAGS)]>;
 691
 692 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 693 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src), "dec{q}\t$dst",
 694                 [(set GR64:$dst, (add GR64:$src, -1)),
 695                  (implicit EFLAGS)]>;
 696 def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 697                 [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 698                  (implicit EFLAGS)]>;
 699
 700 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 701 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in {
 702 // Can transform into LEA.
 703 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src), "inc{w}\t$dst",
 704                   [(set GR16:$dst, (add GR16:$src, 1)),
 705                    (implicit EFLAGS)]>,
 706                 OpSize, Requires<[In64BitMode]>;
 707 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src), "inc{l}\t$dst",
 708                   [(set GR32:$dst, (add GR32:$src, 1)),
 709                    (implicit EFLAGS)]>,
 710                 Requires<[In64BitMode]>;
 711 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src), "dec{w}\t$dst",
 712                   [(set GR16:$dst, (add GR16:$src, -1)),
 713                    (implicit EFLAGS)]>,
 714                 OpSize, Requires<[In64BitMode]>;
 715 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src), "dec{l}\t$dst",
 716                   [(set GR32:$dst, (add GR32:$src, -1)),
 717                    (implicit EFLAGS)]>,
 718                 Requires<[In64BitMode]>;
 719 } // isConvertibleToThreeAddress
 720
 721 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 722 // how to unfold them.
 723 let isTwoAddress = 0, CodeSize = 2 in {
 724   def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 725                     [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 726                      (implicit EFLAGS)]>,
 727                   OpSize, Requires<[In64BitMode]>;
 728   def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 729                     [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 730                      (implicit EFLAGS)]>,
 731                   Requires<[In64BitMode]>;
 732   def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 733                     [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 734                      (implicit EFLAGS)]>,
 735                   OpSize, Requires<[In64BitMode]>;
 736   def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 737                     [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 738                      (implicit EFLAGS)]>,
 739                   Requires<[In64BitMode]>;
 740 }
 741 } // Defs = [EFLAGS], CodeSize
 742
 743
 744 let Defs = [EFLAGS] in {
 745 // Shift instructions
 746 let isTwoAddress = 1 in {
 747 let Uses = [CL] in
 748 def SHL64rCL : RI<0xD3, MRM4r, (outs GR64:$dst), (ins GR64:$src),
 749                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 750                   [(set GR64:$dst, (shl GR64:$src, CL))]>;
 751 let isConvertibleToThreeAddress = 1 in   // Can transform into LEA.
 752 def SHL64ri  : RIi8<0xC1, MRM4r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 753                     "shl{q}\t{$src2, $dst|$dst, $src2}",
 754                     [(set GR64:$dst, (shl GR64:$src1, (i8 imm:$src2)))]>;
 755 // NOTE: We don't use shifts of a register by one, because 'add reg,reg' is
 756 // cheaper.
 757 } // isTwoAddress
 758
 759 let Uses = [CL] in
 760 def SHL64mCL : RI<0xD3, MRM4m, (outs), (ins i64mem:$dst),
 761                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 762                   [(store (shl (loadi64 addr:$dst), CL), addr:$dst)]>;
 763 def SHL64mi : RIi8<0xC1, MRM4m, (outs), (ins i64mem:$dst, i8imm:$src),
 764                   "shl{q}\t{$src, $dst|$dst, $src}",
 765                  [(store (shl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 766 def SHL64m1 : RI<0xD1, MRM4m, (outs), (ins i64mem:$dst),
 767                   "shl{q}\t$dst",
 768                  [(store (shl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 769
 770 let isTwoAddress = 1 in {
 771 let Uses = [CL] in
 772 def SHR64rCL : RI<0xD3, MRM5r, (outs GR64:$dst), (ins GR64:$src),
 773                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 774                   [(set GR64:$dst, (srl GR64:$src, CL))]>;
 775 def SHR64ri : RIi8<0xC1, MRM5r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 776                   "shr{q}\t{$src2, $dst|$dst, $src2}",
 777                   [(set GR64:$dst, (srl GR64:$src1, (i8 imm:$src2)))]>;
 778 def SHR64r1  : RI<0xD1, MRM5r, (outs GR64:$dst), (ins GR64:$src1),
 779                  "shr{q}\t$dst",
 780                  [(set GR64:$dst, (srl GR64:$src1, (i8 1)))]>;
 781 } // isTwoAddress
 782
 783 let Uses = [CL] in
 784 def SHR64mCL : RI<0xD3, MRM5m, (outs), (ins i64mem:$dst),
 785                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 786                   [(store (srl (loadi64 addr:$dst), CL), addr:$dst)]>;
 787 def SHR64mi : RIi8<0xC1, MRM5m, (outs), (ins i64mem:$dst, i8imm:$src),
 788                   "shr{q}\t{$src, $dst|$dst, $src}",
 789                  [(store (srl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 790 def SHR64m1 : RI<0xD1, MRM5m, (outs), (ins i64mem:$dst),
 791                   "shr{q}\t$dst",
 792                  [(store (srl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 793
 794 let isTwoAddress = 1 in {
 795 let Uses = [CL] in
 796 def SAR64rCL : RI<0xD3, MRM7r, (outs GR64:$dst), (ins GR64:$src),
 797                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 798                  [(set GR64:$dst, (sra GR64:$src, CL))]>;
 799 def SAR64ri  : RIi8<0xC1, MRM7r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 800                    "sar{q}\t{$src2, $dst|$dst, $src2}",
 801                    [(set GR64:$dst, (sra GR64:$src1, (i8 imm:$src2)))]>;
 802 def SAR64r1  : RI<0xD1, MRM7r, (outs GR64:$dst), (ins GR64:$src1),
 803                  "sar{q}\t$dst",
 804                  [(set GR64:$dst, (sra GR64:$src1, (i8 1)))]>;
 805 } // isTwoAddress
 806
 807 let Uses = [CL] in
 808 def SAR64mCL : RI<0xD3, MRM7m, (outs), (ins i64mem:$dst),
 809                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 810                  [(store (sra (loadi64 addr:$dst), CL), addr:$dst)]>;
 811 def SAR64mi  : RIi8<0xC1, MRM7m, (outs), (ins i64mem:$dst, i8imm:$src),
 812                     "sar{q}\t{$src, $dst|$dst, $src}",
 813                  [(store (sra (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 814 def SAR64m1 : RI<0xD1, MRM7m, (outs), (ins i64mem:$dst),
 815                   "sar{q}\t$dst",
 816                  [(store (sra (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 817
 818 // Rotate instructions
 819 let isTwoAddress = 1 in {
 820 let Uses = [CL] in
 821 def ROL64rCL : RI<0xD3, MRM0r, (outs GR64:$dst), (ins GR64:$src),
 822                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 823                   [(set GR64:$dst, (rotl GR64:$src, CL))]>;
 824 def ROL64ri  : RIi8<0xC1, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 825                     "rol{q}\t{$src2, $dst|$dst, $src2}",
 826                     [(set GR64:$dst, (rotl GR64:$src1, (i8 imm:$src2)))]>;
 827 def ROL64r1  : RI<0xD1, MRM0r, (outs GR64:$dst), (ins GR64:$src1),
 828                   "rol{q}\t$dst",
 829                   [(set GR64:$dst, (rotl GR64:$src1, (i8 1)))]>;
 830 } // isTwoAddress
 831
 832 let Uses = [CL] in
 833 def ROL64mCL :  I<0xD3, MRM0m, (outs), (ins i64mem:$dst),
 834                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 835                   [(store (rotl (loadi64 addr:$dst), CL), addr:$dst)]>;
 836 def ROL64mi  : RIi8<0xC1, MRM0m, (outs), (ins i64mem:$dst, i8imm:$src),
 837                     "rol{q}\t{$src, $dst|$dst, $src}",
 838                 [(store (rotl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 839 def ROL64m1  : RI<0xD1, MRM0m, (outs), (ins i64mem:$dst),
 840                  "rol{q}\t$dst",
 841                [(store (rotl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 842
 843 let isTwoAddress = 1 in {
 844 let Uses = [CL] in
 845 def ROR64rCL : RI<0xD3, MRM1r, (outs GR64:$dst), (ins GR64:$src),
 846                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 847                   [(set GR64:$dst, (rotr GR64:$src, CL))]>;
 848 def ROR64ri  : RIi8<0xC1, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 849                     "ror{q}\t{$src2, $dst|$dst, $src2}",
 850                     [(set GR64:$dst, (rotr GR64:$src1, (i8 imm:$src2)))]>;
 851 def ROR64r1  : RI<0xD1, MRM1r, (outs GR64:$dst), (ins GR64:$src1),
 852                   "ror{q}\t$dst",
 853                   [(set GR64:$dst, (rotr GR64:$src1, (i8 1)))]>;
 854 } // isTwoAddress
 855
 856 let Uses = [CL] in
 857 def ROR64mCL : RI<0xD3, MRM1m, (outs), (ins i64mem:$dst),
 858                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 859                   [(store (rotr (loadi64 addr:$dst), CL), addr:$dst)]>;
 860 def ROR64mi  : RIi8<0xC1, MRM1m, (outs), (ins i64mem:$dst, i8imm:$src),
 861                     "ror{q}\t{$src, $dst|$dst, $src}",
 862                 [(store (rotr (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 863 def ROR64m1  : RI<0xD1, MRM1m, (outs), (ins i64mem:$dst),
 864                  "ror{q}\t$dst",
 865                [(store (rotr (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 866
 867 // Double shift instructions (generalizations of rotate)
 868 let isTwoAddress = 1 in {
 869 let Uses = [CL] in {
 870 def SHLD64rrCL : RI<0xA5, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 871                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 872                     [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2, CL))]>, TB;
 873 def SHRD64rrCL : RI<0xAD, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 874                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 875                     [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2, CL))]>, TB;
 876 }
 877
 878 let isCommutable = 1 in {  // FIXME: Update X86InstrInfo::commuteInstruction
 879 def SHLD64rri8 : RIi8<0xA4, MRMDestReg,
 880                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 881                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 882                       [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2,
 883                                        (i8 imm:$src3)))]>,
 884                  TB;
 885 def SHRD64rri8 : RIi8<0xAC, MRMDestReg,
 886                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 887                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 888                       [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2,
 889                                        (i8 imm:$src3)))]>,
 890                  TB;
 891 } // isCommutable
 892 } // isTwoAddress
 893
 894 let Uses = [CL] in {
 895 def SHLD64mrCL : RI<0xA5, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 896                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 897                     [(store (X86shld (loadi64 addr:$dst), GR64:$src2, CL),
 898                       addr:$dst)]>, TB;
 899 def SHRD64mrCL : RI<0xAD, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 900                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 901                     [(store (X86shrd (loadi64 addr:$dst), GR64:$src2, CL),
 902                       addr:$dst)]>, TB;
 903 }
 904 def SHLD64mri8 : RIi8<0xA4, MRMDestMem,
 905                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 906                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 907                       [(store (X86shld (loadi64 addr:$dst), GR64:$src2,
 908                                        (i8 imm:$src3)), addr:$dst)]>,
 909                  TB;
 910 def SHRD64mri8 : RIi8<0xAC, MRMDestMem,
 911                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 912                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 913                       [(store (X86shrd (loadi64 addr:$dst), GR64:$src2,
 914                                        (i8 imm:$src3)), addr:$dst)]>,
 915                  TB;
 916 } // Defs = [EFLAGS]
 917
 918 //===----------------------------------------------------------------------===//
 919 //  Logical Instructions...
 920 //
 921
 922 let isTwoAddress = 1 , AddedComplexity = 15 in
 923 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src), "not{q}\t$dst",
 924                 [(set GR64:$dst, (not GR64:$src))]>;
 925 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 926                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 927
 928 let Defs = [EFLAGS] in {
 929 def AND64i32 : RI<0x25, RawFrm, (outs), (ins i32imm:$src),
 930                   "and{q}\t{$src, %rax|%rax, $src}", []>;
 931
 932 let isTwoAddress = 1 in {
 933 let isCommutable = 1 in
 934 def AND64rr  : RI<0x21, MRMDestReg,
 935                   (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 936                   "and{q}\t{$src2, $dst|$dst, $src2}",
 937                   [(set GR64:$dst, (and GR64:$src1, GR64:$src2)),
 938                    (implicit EFLAGS)]>;
 939 def AND64rm  : RI<0x23, MRMSrcMem,
 940                   (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 941                   "and{q}\t{$src2, $dst|$dst, $src2}",
 942                   [(set GR64:$dst, (and GR64:$src1, (load addr:$src2))),
 943                    (implicit EFLAGS)]>;
 944 def AND64ri8 : RIi8<0x83, MRM4r,
 945                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 946                     "and{q}\t{$src2, $dst|$dst, $src2}",
 947                     [(set GR64:$dst, (and GR64:$src1, i64immSExt8:$src2)),
 948                      (implicit EFLAGS)]>;
 949 def AND64ri32  : RIi32<0x81, MRM4r,
 950                        (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 951                        "and{q}\t{$src2, $dst|$dst, $src2}",
 952                        [(set GR64:$dst, (and GR64:$src1, i64immSExt32:$src2)),
 953                         (implicit EFLAGS)]>;
 954 } // isTwoAddress
 955
 956 def AND64mr  : RI<0x21, MRMDestMem,
 957                   (outs), (ins i64mem:$dst, GR64:$src),
 958                   "and{q}\t{$src, $dst|$dst, $src}",
 959                   [(store (and (load addr:$dst), GR64:$src), addr:$dst),
 960                    (implicit EFLAGS)]>;
 961 def AND64mi8 : RIi8<0x83, MRM4m,
 962                     (outs), (ins i64mem:$dst, i64i8imm :$src),
 963                     "and{q}\t{$src, $dst|$dst, $src}",
 964                  [(store (and (load addr:$dst), i64immSExt8:$src), addr:$dst),
 965                   (implicit EFLAGS)]>;
 966 def AND64mi32  : RIi32<0x81, MRM4m,
 967                        (outs), (ins i64mem:$dst, i64i32imm:$src),
 968                        "and{q}\t{$src, $dst|$dst, $src}",
 969              [(store (and (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 970               (implicit EFLAGS)]>;
 971
 972 let isTwoAddress = 1 in {
 973 let isCommutable = 1 in
 974 def OR64rr   : RI<0x09, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 975                   "or{q}\t{$src2, $dst|$dst, $src2}",
 976                   [(set GR64:$dst, (or GR64:$src1, GR64:$src2)),
 977                    (implicit EFLAGS)]>;
 978 def OR64rm   : RI<0x0B, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 979                   "or{q}\t{$src2, $dst|$dst, $src2}",
 980                   [(set GR64:$dst, (or GR64:$src1, (load addr:$src2))),
 981                    (implicit EFLAGS)]>;
 982 def OR64ri8  : RIi8<0x83, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 983                     "or{q}\t{$src2, $dst|$dst, $src2}",
 984                     [(set GR64:$dst, (or GR64:$src1, i64immSExt8:$src2)),
 985                      (implicit EFLAGS)]>;
 986 def OR64ri32 : RIi32<0x81, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 987                      "or{q}\t{$src2, $dst|$dst, $src2}",
 988                      [(set GR64:$dst, (or GR64:$src1, i64immSExt32:$src2)),
 989                       (implicit EFLAGS)]>;
 990 } // isTwoAddress
 991
 992 def OR64mr : RI<0x09, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 993                 "or{q}\t{$src, $dst|$dst, $src}",
 994                 [(store (or (load addr:$dst), GR64:$src), addr:$dst),
 995                  (implicit EFLAGS)]>;
 996 def OR64mi8  : RIi8<0x83, MRM1m, (outs), (ins i64mem:$dst, i64i8imm:$src),
 997                     "or{q}\t{$src, $dst|$dst, $src}",
 998                   [(store (or (load addr:$dst), i64immSExt8:$src), addr:$dst),
 999                    (implicit EFLAGS)]>;
1000 def OR64mi32 : RIi32<0x81, MRM1m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1001                      "or{q}\t{$src, $dst|$dst, $src}",
1002               [(store (or (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
1003                (implicit EFLAGS)]>;
1004
1005 def OR64i32 : RIi32<0x0D, RawFrm, (outs), (ins i32imm:$src),
1006                     "or{q}\t{$src, %rax|%rax, $src}", []>;
1007
1008 let isTwoAddress = 1 in {
1009 let isCommutable = 1 in
1010 def XOR64rr  : RI<0x31, MRMDestReg,  (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1011                   "xor{q}\t{$src2, $dst|$dst, $src2}",
1012                   [(set GR64:$dst, (xor GR64:$src1, GR64:$src2)),
1013                    (implicit EFLAGS)]>;
1014 def XOR64rm  : RI<0x33, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1015                   "xor{q}\t{$src2, $dst|$dst, $src2}",
1016                   [(set GR64:$dst, (xor GR64:$src1, (load addr:$src2))),
1017                    (implicit EFLAGS)]>;
1018 def XOR64ri8 : RIi8<0x83, MRM6r,  (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
1019                     "xor{q}\t{$src2, $dst|$dst, $src2}",
1020                     [(set GR64:$dst, (xor GR64:$src1, i64immSExt8:$src2)),
1021                      (implicit EFLAGS)]>;
1022 def XOR64ri32 : RIi32<0x81, MRM6r,
1023                       (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
1024                       "xor{q}\t{$src2, $dst|$dst, $src2}",
1025                       [(set GR64:$dst, (xor GR64:$src1, i64immSExt32:$src2)),
1026                        (implicit EFLAGS)]>;
1027 } // isTwoAddress
1028
1029 def XOR64mr  : RI<0x31, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1030                   "xor{q}\t{$src, $dst|$dst, $src}",
1031                   [(store (xor (load addr:$dst), GR64:$src), addr:$dst),
1032                    (implicit EFLAGS)]>;
1033 def XOR64mi8 : RIi8<0x83, MRM6m, (outs), (ins i64mem:$dst, i64i8imm :$src),
1034                     "xor{q}\t{$src, $dst|$dst, $src}",
1035                  [(store (xor (load addr:$dst), i64immSExt8:$src), addr:$dst),
1036                   (implicit EFLAGS)]>;
1037 def XOR64mi32 : RIi32<0x81, MRM6m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1038                       "xor{q}\t{$src, $dst|$dst, $src}",
1039              [(store (xor (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
1040               (implicit EFLAGS)]>;
1041
1042 def XOR64i32 : RIi32<0x35, RawFrm, (outs), (ins i32imm:$src),
1043                      "xor{q}\t{$src, %rax|%rax, $src}", []>;
1044
1045 } // Defs = [EFLAGS]
1046
1047 //===----------------------------------------------------------------------===//
1048 //  Comparison Instructions...
1049 //
1050
1051 // Integer comparison
1052 let Defs = [EFLAGS] in {
1053 def TEST64i32 : RI<0xa9, RawFrm, (outs), (ins i32imm:$src),
1054                    "test{q}\t{$src, %rax|%rax, $src}", []>;
1055 let isCommutable = 1 in
1056 def TEST64rr : RI<0x85, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1057                   "test{q}\t{$src2, $src1|$src1, $src2}",
1058                   [(X86cmp (and GR64:$src1, GR64:$src2), 0),
1059                    (implicit EFLAGS)]>;
1060 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1061                   "test{q}\t{$src2, $src1|$src1, $src2}",
1062                   [(X86cmp (and GR64:$src1, (loadi64 addr:$src2)), 0),
1063                    (implicit EFLAGS)]>;
1064 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
1065                                         (ins GR64:$src1, i64i32imm:$src2),
1066                        "test{q}\t{$src2, $src1|$src1, $src2}",
1067                      [(X86cmp (and GR64:$src1, i64immSExt32:$src2), 0),
1068                       (implicit EFLAGS)]>;
1069 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
1070                                         (ins i64mem:$src1, i64i32imm:$src2),
1071                        "test{q}\t{$src2, $src1|$src1, $src2}",
1072                 [(X86cmp (and (loadi64 addr:$src1), i64immSExt32:$src2), 0),
1073                  (implicit EFLAGS)]>;
1074
1075
1076 def CMP64i32 : RI<0x3D, RawFrm, (outs), (ins i32imm:$src),
1077                   "cmp{q}\t{$src, %rax|%rax, $src}", []>;
1078 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1079                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1080                  [(X86cmp GR64:$src1, GR64:$src2),
1081                   (implicit EFLAGS)]>;
1082 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1083                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1084                  [(X86cmp (loadi64 addr:$src1), GR64:$src2),
1085                    (implicit EFLAGS)]>;
1086 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1087                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1088                  [(X86cmp GR64:$src1, (loadi64 addr:$src2)),
1089                   (implicit EFLAGS)]>;
1090 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1091                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1092                     [(X86cmp GR64:$src1, i64immSExt8:$src2),
1093                      (implicit EFLAGS)]>;
1094 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1095                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1096                       [(X86cmp GR64:$src1, i64immSExt32:$src2),
1097                        (implicit EFLAGS)]>;
1098 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1099                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1100                     [(X86cmp (loadi64 addr:$src1), i64immSExt8:$src2),
1101                      (implicit EFLAGS)]>;
1102 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1103                                        (ins i64mem:$src1, i64i32imm:$src2),
1104                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1105                       [(X86cmp (loadi64 addr:$src1), i64immSExt32:$src2),
1106                        (implicit EFLAGS)]>;
1107 } // Defs = [EFLAGS]
1108
1109 // Bit tests.
1110 // TODO: BTC, BTR, and BTS
1111 let Defs = [EFLAGS] in {
1112 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1113                "bt{q}\t{$src2, $src1|$src1, $src2}",
1114                [(X86bt GR64:$src1, GR64:$src2),
1115                 (implicit EFLAGS)]>, TB;
1116
1117 // Unlike with the register+register form, the memory+register form of the
1118 // bt instruction does not ignore the high bits of the index. From ISel's
1119 // perspective, this is pretty bizarre. Disable these instructions for now.
1120 //def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1121 //               "bt{q}\t{$src2, $src1|$src1, $src2}",
1122 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1123 //                (implicit EFLAGS)]>, TB;
1124
1125 def BT64ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1126                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1127                 [(X86bt GR64:$src1, i64immSExt8:$src2),
1128                  (implicit EFLAGS)]>, TB;
1129 // Note that these instructions don't need FastBTMem because that
1130 // only applies when the other operand is in a register. When it's
1131 // an immediate, bt is still fast.
1132 def BT64mi8 : Ii8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1133                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1134                 [(X86bt (loadi64 addr:$src1), i64immSExt8:$src2),
1135                  (implicit EFLAGS)]>, TB;
1136 } // Defs = [EFLAGS]
1137
1138 // Conditional moves
1139 let Uses = [EFLAGS], isTwoAddress = 1 in {
1140 let isCommutable = 1 in {
1141 def CMOVB64rr : RI<0x42, MRMSrcReg,       // if <u, GR64 = GR64
1142                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1143                    "cmovb\t{$src2, $dst|$dst, $src2}",
1144                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1145                                      X86_COND_B, EFLAGS))]>, TB;
1146 def CMOVAE64rr: RI<0x43, MRMSrcReg,       // if >=u, GR64 = GR64
1147                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1148                    "cmovae\t{$src2, $dst|$dst, $src2}",
1149                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1150                                      X86_COND_AE, EFLAGS))]>, TB;
1151 def CMOVE64rr : RI<0x44, MRMSrcReg,       // if ==, GR64 = GR64
1152                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1153                    "cmove\t{$src2, $dst|$dst, $src2}",
1154                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1155                                      X86_COND_E, EFLAGS))]>, TB;
1156 def CMOVNE64rr: RI<0x45, MRMSrcReg,       // if !=, GR64 = GR64
1157                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1158                    "cmovne\t{$src2, $dst|$dst, $src2}",
1159                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1160                                     X86_COND_NE, EFLAGS))]>, TB;
1161 def CMOVBE64rr: RI<0x46, MRMSrcReg,       // if <=u, GR64 = GR64
1162                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1163                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1164                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1165                                     X86_COND_BE, EFLAGS))]>, TB;
1166 def CMOVA64rr : RI<0x47, MRMSrcReg,       // if >u, GR64 = GR64
1167                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1168                    "cmova\t{$src2, $dst|$dst, $src2}",
1169                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1170                                     X86_COND_A, EFLAGS))]>, TB;
1171 def CMOVL64rr : RI<0x4C, MRMSrcReg,       // if <s, GR64 = GR64
1172                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1173                    "cmovl\t{$src2, $dst|$dst, $src2}",
1174                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1175                                     X86_COND_L, EFLAGS))]>, TB;
1176 def CMOVGE64rr: RI<0x4D, MRMSrcReg,       // if >=s, GR64 = GR64
1177                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1178                    "cmovge\t{$src2, $dst|$dst, $src2}",
1179                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1180                                     X86_COND_GE, EFLAGS))]>, TB;
1181 def CMOVLE64rr: RI<0x4E, MRMSrcReg,       // if <=s, GR64 = GR64
1182                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1183                    "cmovle\t{$src2, $dst|$dst, $src2}",
1184                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1185                                     X86_COND_LE, EFLAGS))]>, TB;
1186 def CMOVG64rr : RI<0x4F, MRMSrcReg,       // if >s, GR64 = GR64
1187                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1188                    "cmovg\t{$src2, $dst|$dst, $src2}",
1189                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1190                                     X86_COND_G, EFLAGS))]>, TB;
1191 def CMOVS64rr : RI<0x48, MRMSrcReg,       // if signed, GR64 = GR64
1192                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1193                    "cmovs\t{$src2, $dst|$dst, $src2}",
1194                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1195                                     X86_COND_S, EFLAGS))]>, TB;
1196 def CMOVNS64rr: RI<0x49, MRMSrcReg,       // if !signed, GR64 = GR64
1197                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1198                    "cmovns\t{$src2, $dst|$dst, $src2}",
1199                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1200                                     X86_COND_NS, EFLAGS))]>, TB;
1201 def CMOVP64rr : RI<0x4A, MRMSrcReg,       // if parity, GR64 = GR64
1202                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1203                    "cmovp\t{$src2, $dst|$dst, $src2}",
1204                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1205                                     X86_COND_P, EFLAGS))]>, TB;
1206 def CMOVNP64rr : RI<0x4B, MRMSrcReg,       // if !parity, GR64 = GR64
1207                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1208                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1209                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1210                                      X86_COND_NP, EFLAGS))]>, TB;
1211 def CMOVO64rr : RI<0x40, MRMSrcReg,       // if overflow, GR64 = GR64
1212                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1213                    "cmovo\t{$src2, $dst|$dst, $src2}",
1214                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1215                                     X86_COND_O, EFLAGS))]>, TB;
1216 def CMOVNO64rr : RI<0x41, MRMSrcReg,       // if !overflow, GR64 = GR64
1217                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1218                    "cmovno\t{$src2, $dst|$dst, $src2}",
1219                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1220                                      X86_COND_NO, EFLAGS))]>, TB;
1221 } // isCommutable = 1
1222
1223 def CMOVB64rm : RI<0x42, MRMSrcMem,       // if <u, GR64 = [mem64]
1224                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1225                    "cmovb\t{$src2, $dst|$dst, $src2}",
1226                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1227                                      X86_COND_B, EFLAGS))]>, TB;
1228 def CMOVAE64rm: RI<0x43, MRMSrcMem,       // if >=u, GR64 = [mem64]
1229                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1230                    "cmovae\t{$src2, $dst|$dst, $src2}",
1231                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1232                                      X86_COND_AE, EFLAGS))]>, TB;
1233 def CMOVE64rm : RI<0x44, MRMSrcMem,       // if ==, GR64 = [mem64]
1234                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1235                    "cmove\t{$src2, $dst|$dst, $src2}",
1236                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1237                                      X86_COND_E, EFLAGS))]>, TB;
1238 def CMOVNE64rm: RI<0x45, MRMSrcMem,       // if !=, GR64 = [mem64]
1239                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1240                    "cmovne\t{$src2, $dst|$dst, $src2}",
1241                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1242                                     X86_COND_NE, EFLAGS))]>, TB;
1243 def CMOVBE64rm: RI<0x46, MRMSrcMem,       // if <=u, GR64 = [mem64]
1244                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1245                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1246                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1247                                     X86_COND_BE, EFLAGS))]>, TB;
1248 def CMOVA64rm : RI<0x47, MRMSrcMem,       // if >u, GR64 = [mem64]
1249                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1250                    "cmova\t{$src2, $dst|$dst, $src2}",
1251                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1252                                     X86_COND_A, EFLAGS))]>, TB;
1253 def CMOVL64rm : RI<0x4C, MRMSrcMem,       // if <s, GR64 = [mem64]
1254                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1255                    "cmovl\t{$src2, $dst|$dst, $src2}",
1256                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1257                                     X86_COND_L, EFLAGS))]>, TB;
1258 def CMOVGE64rm: RI<0x4D, MRMSrcMem,       // if >=s, GR64 = [mem64]
1259                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1260                    "cmovge\t{$src2, $dst|$dst, $src2}",
1261                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1262                                     X86_COND_GE, EFLAGS))]>, TB;
1263 def CMOVLE64rm: RI<0x4E, MRMSrcMem,       // if <=s, GR64 = [mem64]
1264                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1265                    "cmovle\t{$src2, $dst|$dst, $src2}",
1266                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1267                                     X86_COND_LE, EFLAGS))]>, TB;
1268 def CMOVG64rm : RI<0x4F, MRMSrcMem,       // if >s, GR64 = [mem64]
1269                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1270                    "cmovg\t{$src2, $dst|$dst, $src2}",
1271                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1272                                     X86_COND_G, EFLAGS))]>, TB;
1273 def CMOVS64rm : RI<0x48, MRMSrcMem,       // if signed, GR64 = [mem64]
1274                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1275                    "cmovs\t{$src2, $dst|$dst, $src2}",
1276                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1277                                     X86_COND_S, EFLAGS))]>, TB;
1278 def CMOVNS64rm: RI<0x49, MRMSrcMem,       // if !signed, GR64 = [mem64]
1279                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1280                    "cmovns\t{$src2, $dst|$dst, $src2}",
1281                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1282                                     X86_COND_NS, EFLAGS))]>, TB;
1283 def CMOVP64rm : RI<0x4A, MRMSrcMem,       // if parity, GR64 = [mem64]
1284                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1285                    "cmovp\t{$src2, $dst|$dst, $src2}",
1286                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1287                                     X86_COND_P, EFLAGS))]>, TB;
1288 def CMOVNP64rm : RI<0x4B, MRMSrcMem,       // if !parity, GR64 = [mem64]
1289                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1290                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1291                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1292                                      X86_COND_NP, EFLAGS))]>, TB;
1293 def CMOVO64rm : RI<0x40, MRMSrcMem,       // if overflow, GR64 = [mem64]
1294                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1295                    "cmovo\t{$src2, $dst|$dst, $src2}",
1296                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1297                                     X86_COND_O, EFLAGS))]>, TB;
1298 def CMOVNO64rm : RI<0x41, MRMSrcMem,       // if !overflow, GR64 = [mem64]
1299                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1300                    "cmovno\t{$src2, $dst|$dst, $src2}",
1301                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1302                                      X86_COND_NO, EFLAGS))]>, TB;
1303 } // isTwoAddress
1304
1305 //===----------------------------------------------------------------------===//
1306 //  Conversion Instructions...
1307 //
1308
1309 // f64 -> signed i64
1310 def Int_CVTSD2SI64rr: RSDI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1311                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1312                            [(set GR64:$dst,
1313                              (int_x86_sse2_cvtsd2si64 VR128:$src))]>;
1314 def Int_CVTSD2SI64rm: RSDI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1315                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1316                            [(set GR64:$dst, (int_x86_sse2_cvtsd2si64
1317                                              (load addr:$src)))]>;
1318 def CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR64:$src),
1319                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1320                         [(set GR64:$dst, (fp_to_sint FR64:$src))]>;
1321 def CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f64mem:$src),
1322                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1323                         [(set GR64:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1324 def Int_CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1325                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1326                             [(set GR64:$dst,
1327                               (int_x86_sse2_cvttsd2si64 VR128:$src))]>;
1328 def Int_CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1329                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1330                             [(set GR64:$dst,
1331                               (int_x86_sse2_cvttsd2si64
1332                                (load addr:$src)))]>;
1333
1334 // Signed i64 -> f64
1335 def CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
1336                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1337                        [(set FR64:$dst, (sint_to_fp GR64:$src))]>;
1338 def CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
1339                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1340                        [(set FR64:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1341
1342 let isTwoAddress = 1 in {
1343 def Int_CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg,
1344                            (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1345                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1346                            [(set VR128:$dst,
1347                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1348                               GR64:$src2))]>;
1349 def Int_CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem,
1350                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1351                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1352                            [(set VR128:$dst,
1353                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1354                               (loadi64 addr:$src2)))]>;
1355 } // isTwoAddress
1356
1357 // Signed i64 -> f32
1358 def CVTSI2SS64rr: RSSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR64:$src),
1359                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1360                        [(set FR32:$dst, (sint_to_fp GR64:$src))]>;
1361 def CVTSI2SS64rm: RSSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i64mem:$src),
1362                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1363                        [(set FR32:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1364
1365 let isTwoAddress = 1 in {
1366   def Int_CVTSI2SS64rr : RSSI<0x2A, MRMSrcReg,
1367                               (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1368                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1369                               [(set VR128:$dst,
1370                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1371                                  GR64:$src2))]>;
1372   def Int_CVTSI2SS64rm : RSSI<0x2A, MRMSrcMem,
1373                               (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1374                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1375                               [(set VR128:$dst,
1376                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1377                                  (loadi64 addr:$src2)))]>;
1378 }
1379
1380 // f32 -> signed i64
1381 def Int_CVTSS2SI64rr: RSSI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1382                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1383                            [(set GR64:$dst,
1384                              (int_x86_sse_cvtss2si64 VR128:$src))]>;
1385 def Int_CVTSS2SI64rm: RSSI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1386                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1387                            [(set GR64:$dst, (int_x86_sse_cvtss2si64
1388                                              (load addr:$src)))]>;
1389 def CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR32:$src),
1390                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1391                         [(set GR64:$dst, (fp_to_sint FR32:$src))]>;
1392 def CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1393                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1394                         [(set GR64:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
1395 def Int_CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1396                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1397                             [(set GR64:$dst,
1398                               (int_x86_sse_cvttss2si64 VR128:$src))]>;
1399 def Int_CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1400                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1401                             [(set GR64:$dst,
1402                               (int_x86_sse_cvttss2si64 (load addr:$src)))]>;
1403
1404 //===----------------------------------------------------------------------===//
1405 // Alias Instructions
1406 //===----------------------------------------------------------------------===//
1407
1408 // Alias instructions that map movr0 to xor. Use xorl instead of xorq; it's
1409 // equivalent due to implicit zero-extending, and it sometimes has a smaller
1410 // encoding.
1411 // FIXME: AddedComplexity gives this a higher priority than MOV64ri32. Remove
1412 // when we have a better way to specify isel priority.
1413 let AddedComplexity = 1 in
1414 def : Pat<(i64 0),
1415           (SUBREG_TO_REG (i64 0), (MOV32r0), x86_subreg_32bit)>;
1416
1417
1418 // Materialize i64 constant where top 32-bits are zero.
1419 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in
1420 def MOV64ri64i32 : Ii32<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64i32imm:$src),
1421                         "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
1422                         [(set GR64:$dst, i64immZExt32:$src)]>;
1423
1424 //===----------------------------------------------------------------------===//
1425 // Thread Local Storage Instructions
1426 //===----------------------------------------------------------------------===//
1427
1428 // All calls clobber the non-callee saved registers. RSP is marked as
1429 // a use to prevent stack-pointer assignments that appear immediately
1430 // before calls from potentially appearing dead.
1431 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
1432             FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
1433             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
1434             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
1435             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
1436     Uses = [RSP] in
1437 def TLS_addr64 : I<0, Pseudo, (outs), (ins lea64mem:$sym),
1438                    ".byte\t0x66; "
1439                    "leaq\t$sym(%rip), %rdi; "
1440                    ".word\t0x6666; "
1441                    "rex64; "
1442                    "call\t__tls_get_addr@PLT",
1443                   [(X86tlsaddr tls64addr:$sym)]>,
1444                   Requires<[In64BitMode]>;
1445
1446 let AddedComplexity = 5, isCodeGenOnly = 1 in
1447 def MOV64GSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1448                  "movq\t%gs:$src, $dst",
1449                  [(set GR64:$dst, (gsload addr:$src))]>, SegGS;
1450
1451 let AddedComplexity = 5, isCodeGenOnly = 1 in
1452 def MOV64FSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1453                  "movq\t%fs:$src, $dst",
1454                  [(set GR64:$dst, (fsload addr:$src))]>, SegFS;
1455
1456 //===----------------------------------------------------------------------===//
1457 // Atomic Instructions
1458 //===----------------------------------------------------------------------===//
1459
1460 let Defs = [RAX, EFLAGS], Uses = [RAX] in {
1461 def LCMPXCHG64 : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$ptr, GR64:$swap),
1462                "lock\n\t"
1463                "cmpxchgq\t$swap,$ptr",
1464                [(X86cas addr:$ptr, GR64:$swap, 8)]>, TB, LOCK;
1465 }
1466
1467 let Constraints = "$val = $dst" in {
1468 let Defs = [EFLAGS] in
1469 def LXADD64 : RI<0xC1, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1470                "lock\n\t"
1471                "xadd\t$val, $ptr",
1472                [(set GR64:$dst, (atomic_load_add_64 addr:$ptr, GR64:$val))]>,
1473                 TB, LOCK;
1474
1475 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1476                   "xchg\t$val, $ptr",
1477                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1478 }
1479
1480 // Optimized codegen when the non-memory output is not used.
1481 // FIXME: Use normal add / sub instructions and add lock prefix dynamically.
1482 def LOCK_ADD64mr : RI<0x03, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1483                       "lock\n\t"
1484                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1485 def LOCK_ADD64mi8 : RIi8<0x83, MRM0m, (outs),
1486                                       (ins i64mem:$dst, i64i8imm :$src2),
1487                     "lock\n\t"
1488                     "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1489 def LOCK_ADD64mi32 : RIi32<0x81, MRM0m, (outs),
1490                                         (ins i64mem:$dst, i64i32imm :$src2),
1491                       "lock\n\t"
1492                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1493 def LOCK_SUB64mr : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1494                       "lock\n\t"
1495                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1496 def LOCK_SUB64mi8 : RIi8<0x83, MRM5m, (outs),
1497                                       (ins i64mem:$dst, i64i8imm :$src2),
1498                       "lock\n\t"
1499                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1500 def LOCK_SUB64mi32 : RIi32<0x81, MRM5m, (outs),
1501                                         (ins i64mem:$dst, i64i32imm:$src2),
1502                       "lock\n\t"
1503                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1504 def LOCK_INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst),
1505                      "lock\n\t"
1506                      "inc{q}\t$dst", []>, LOCK;
1507 def LOCK_DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst),
1508                       "lock\n\t"
1509                       "dec{q}\t$dst", []>, LOCK;
1510
1511 // Atomic exchange, and, or, xor
1512 let Constraints = "$val = $dst", Defs = [EFLAGS],
1513                   usesCustomDAGSchedInserter = 1 in {
1514 def ATOMAND64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1515                "#ATOMAND64 PSEUDO!",
1516                [(set GR64:$dst, (atomic_load_and_64 addr:$ptr, GR64:$val))]>;
1517 def ATOMOR64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1518                "#ATOMOR64 PSEUDO!",
1519                [(set GR64:$dst, (atomic_load_or_64 addr:$ptr, GR64:$val))]>;
1520 def ATOMXOR64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1521                "#ATOMXOR64 PSEUDO!",
1522                [(set GR64:$dst, (atomic_load_xor_64 addr:$ptr, GR64:$val))]>;
1523 def ATOMNAND64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1524                "#ATOMNAND64 PSEUDO!",
1525                [(set GR64:$dst, (atomic_load_nand_64 addr:$ptr, GR64:$val))]>;
1526 def ATOMMIN64: I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$ptr, GR64:$val),
1527                "#ATOMMIN64 PSEUDO!",
1528                [(set GR64:$dst, (atomic_load_min_64 addr:$ptr, GR64:$val))]>;
1529 def ATOMMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1530                "#ATOMMAX64 PSEUDO!",
1531                [(set GR64:$dst, (atomic_load_max_64 addr:$ptr, GR64:$val))]>;
1532 def ATOMUMIN64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1533                "#ATOMUMIN64 PSEUDO!",
1534                [(set GR64:$dst, (atomic_load_umin_64 addr:$ptr, GR64:$val))]>;
1535 def ATOMUMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1536                "#ATOMUMAX64 PSEUDO!",
1537                [(set GR64:$dst, (atomic_load_umax_64 addr:$ptr, GR64:$val))]>;
1538 }
1539
1540 //===----------------------------------------------------------------------===//
1541 // Non-Instruction Patterns
1542 //===----------------------------------------------------------------------===//
1543
1544 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
1545 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
1546 //  'movabs' predicate should handle this sort of thing.
1547 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1548           (MOV64ri tconstpool  :$dst)>, Requires<[FarData]>;
1549 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1550           (MOV64ri tjumptable  :$dst)>, Requires<[FarData]>;
1551 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1552           (MOV64ri tglobaladdr :$dst)>, Requires<[FarData]>;
1553 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1554           (MOV64ri texternalsym:$dst)>, Requires<[FarData]>;
1555
1556 // In static codegen with small code model, we can get the address of a label
1557 // into a register with 'movl'.  FIXME: This is a hack, the 'imm' predicate of
1558 // the MOV64ri64i32 should accept these.
1559 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1560           (MOV64ri64i32 tconstpool  :$dst)>, Requires<[SmallCode]>;
1561 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1562           (MOV64ri64i32 tjumptable  :$dst)>, Requires<[SmallCode]>;
1563 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1564           (MOV64ri64i32 tglobaladdr :$dst)>, Requires<[SmallCode]>;
1565 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1566           (MOV64ri64i32 texternalsym:$dst)>, Requires<[SmallCode]>;
1567
1568 // In kernel code model, we can get the address of a label
1569 // into a register with 'movq'.  FIXME: This is a hack, the 'imm' predicate of
1570 // the MOV64ri32 should accept these.
1571 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1572           (MOV64ri32 tconstpool  :$dst)>, Requires<[KernelCode]>;
1573 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1574           (MOV64ri32 tjumptable  :$dst)>, Requires<[KernelCode]>;
1575 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1576           (MOV64ri32 tglobaladdr :$dst)>, Requires<[KernelCode]>;
1577 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1578           (MOV64ri32 texternalsym:$dst)>, Requires<[KernelCode]>;
1579
1580 // If we have small model and -static mode, it is safe to store global addresses
1581 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
1582 // for MOV64mi32 should handle this sort of thing.
1583 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
1584           (MOV64mi32 addr:$dst, tconstpool:$src)>,
1585           Requires<[NearData, IsStatic]>;
1586 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
1587           (MOV64mi32 addr:$dst, tjumptable:$src)>,
1588           Requires<[NearData, IsStatic]>;
1589 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
1590           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
1591           Requires<[NearData, IsStatic]>;
1592 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
1593           (MOV64mi32 addr:$dst, texternalsym:$src)>,
1594           Requires<[NearData, IsStatic]>;
1595
1596 // Calls
1597 // Direct PC relative function call for small code model. 32-bit displacement
1598 // sign extended to 64-bit.
1599 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1600           (CALL64pcrel32 tglobaladdr:$dst)>, Requires<[NotWin64]>;
1601 def : Pat<(X86call (i64 texternalsym:$dst)),
1602           (CALL64pcrel32 texternalsym:$dst)>, Requires<[NotWin64]>;
1603
1604 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1605           (WINCALL64pcrel32 tglobaladdr:$dst)>, Requires<[IsWin64]>;
1606 def : Pat<(X86call (i64 texternalsym:$dst)),
1607           (WINCALL64pcrel32 texternalsym:$dst)>, Requires<[IsWin64]>;
1608
1609 // tailcall stuff
1610 def : Pat<(X86tcret GR64:$dst, imm:$off),
1611           (TCRETURNri64 GR64:$dst, imm:$off)>;
1612
1613 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
1614           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1615
1616 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
1617           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1618
1619 // Comparisons.
1620
1621 // TEST R,R is smaller than CMP R,0
1622 def : Pat<(parallel (X86cmp GR64:$src1, 0), (implicit EFLAGS)),
1623           (TEST64rr GR64:$src1, GR64:$src1)>;
1624
1625 // Conditional moves with folded loads with operands swapped and conditions
1626 // inverted.
1627 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_B, EFLAGS),
1628           (CMOVAE64rm GR64:$src2, addr:$src1)>;
1629 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_AE, EFLAGS),
1630           (CMOVB64rm GR64:$src2, addr:$src1)>;
1631 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_E, EFLAGS),
1632           (CMOVNE64rm GR64:$src2, addr:$src1)>;
1633 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NE, EFLAGS),
1634           (CMOVE64rm GR64:$src2, addr:$src1)>;
1635 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_BE, EFLAGS),
1636           (CMOVA64rm GR64:$src2, addr:$src1)>;
1637 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_A, EFLAGS),
1638           (CMOVBE64rm GR64:$src2, addr:$src1)>;
1639 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_L, EFLAGS),
1640           (CMOVGE64rm GR64:$src2, addr:$src1)>;
1641 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_GE, EFLAGS),
1642           (CMOVL64rm GR64:$src2, addr:$src1)>;
1643 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_LE, EFLAGS),
1644           (CMOVG64rm GR64:$src2, addr:$src1)>;
1645 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_G, EFLAGS),
1646           (CMOVLE64rm GR64:$src2, addr:$src1)>;
1647 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_P, EFLAGS),
1648           (CMOVNP64rm GR64:$src2, addr:$src1)>;
1649 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NP, EFLAGS),
1650           (CMOVP64rm GR64:$src2, addr:$src1)>;
1651 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_S, EFLAGS),
1652           (CMOVNS64rm GR64:$src2, addr:$src1)>;
1653 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NS, EFLAGS),
1654           (CMOVS64rm GR64:$src2, addr:$src1)>;
1655 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_O, EFLAGS),
1656           (CMOVNO64rm GR64:$src2, addr:$src1)>;
1657 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NO, EFLAGS),
1658           (CMOVO64rm GR64:$src2, addr:$src1)>;
1659
1660 // zextload bool -> zextload byte
1661 def : Pat<(zextloadi64i1 addr:$src), (MOVZX64rm8 addr:$src)>;
1662
1663 // extload
1664 // When extloading from 16-bit and smaller memory locations into 64-bit registers,
1665 // use zero-extending loads so that the entire 64-bit register is defined, avoiding
1666 // partial-register updates.
1667 def : Pat<(extloadi64i1 addr:$src),  (MOVZX64rm8  addr:$src)>;
1668 def : Pat<(extloadi64i8 addr:$src),  (MOVZX64rm8  addr:$src)>;
1669 def : Pat<(extloadi64i16 addr:$src), (MOVZX64rm16 addr:$src)>;
1670 // For other extloads, use subregs, since the high contents of the register are
1671 // defined after an extload.
1672 def : Pat<(extloadi64i32 addr:$src),
1673           (SUBREG_TO_REG (i64 0), (MOV32rm addr:$src),
1674                          x86_subreg_32bit)>;
1675
1676 // anyext. Define these to do an explicit zero-extend to
1677 // avoid partial-register updates.
1678 def : Pat<(i64 (anyext GR8 :$src)), (MOVZX64rr8  GR8  :$src)>;
1679 def : Pat<(i64 (anyext GR16:$src)), (MOVZX64rr16 GR16 :$src)>;
1680 def : Pat<(i64 (anyext GR32:$src)),
1681           (SUBREG_TO_REG (i64 0), GR32:$src, x86_subreg_32bit)>;
1682
1683 //===----------------------------------------------------------------------===//
1684 // Some peepholes
1685 //===----------------------------------------------------------------------===//
1686
1687 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1688 // +128 doesn't, so in this special case use a sub instead of an add.
1689 def : Pat<(add GR64:$src1, 128),
1690           (SUB64ri8 GR64:$src1, -128)>;
1691 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1692           (SUB64mi8 addr:$dst, -128)>;
1693
1694 // The same trick applies for 32-bit immediate fields in 64-bit
1695 // instructions.
1696 def : Pat<(add GR64:$src1, 0x0000000080000000),
1697           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1698 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1699           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1700
1701 // r & (2^32-1) ==> movz
1702 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1703           (MOVZX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1704 // r & (2^16-1) ==> movz
1705 def : Pat<(and GR64:$src, 0xffff),
1706           (MOVZX64rr16 (i16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)))>;
1707 // r & (2^8-1) ==> movz
1708 def : Pat<(and GR64:$src, 0xff),
1709           (MOVZX64rr8 (i8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)))>;
1710 // r & (2^8-1) ==> movz
1711 def : Pat<(and GR32:$src1, 0xff),
1712            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, x86_subreg_8bit))>,
1713       Requires<[In64BitMode]>;
1714 // r & (2^8-1) ==> movz
1715 def : Pat<(and GR16:$src1, 0xff),
1716            (MOVZX16rr8 (i8 (EXTRACT_SUBREG GR16:$src1, x86_subreg_8bit)))>,
1717       Requires<[In64BitMode]>;
1718
1719 // sext_inreg patterns
1720 def : Pat<(sext_inreg GR64:$src, i32),
1721           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1722 def : Pat<(sext_inreg GR64:$src, i16),
1723           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit))>;
1724 def : Pat<(sext_inreg GR64:$src, i8),
1725           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit))>;
1726 def : Pat<(sext_inreg GR32:$src, i8),
1727           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit))>,
1728       Requires<[In64BitMode]>;
1729 def : Pat<(sext_inreg GR16:$src, i8),
1730           (MOVSX16rr8 (i8 (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)))>,
1731       Requires<[In64BitMode]>;
1732
1733 // trunc patterns
1734 def : Pat<(i32 (trunc GR64:$src)),
1735           (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit)>;
1736 def : Pat<(i16 (trunc GR64:$src)),
1737           (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)>;
1738 def : Pat<(i8 (trunc GR64:$src)),
1739           (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)>;
1740 def : Pat<(i8 (trunc GR32:$src)),
1741           (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit)>,
1742       Requires<[In64BitMode]>;
1743 def : Pat<(i8 (trunc GR16:$src)),
1744           (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)>,
1745       Requires<[In64BitMode]>;
1746
1747 // h-register tricks.
1748 // For now, be conservative on x86-64 and use an h-register extract only if the
1749 // value is immediately zero-extended or stored, which are somewhat common
1750 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1751 // from being allocated in the same instruction as the h register, as there's
1752 // currently no way to describe this requirement to the register allocator.
1753
1754 // h-register extract and zero-extend.
1755 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1756           (SUBREG_TO_REG
1757             (i64 0),
1758             (MOVZX32_NOREXrr8
1759               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR64:$src, GR64_ABCD),
1760                               x86_subreg_8bit_hi)),
1761             x86_subreg_32bit)>;
1762 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1763           (MOVZX32_NOREXrr8
1764             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
1765                             x86_subreg_8bit_hi))>,
1766       Requires<[In64BitMode]>;
1767 def : Pat<(srl_su GR16:$src, (i8 8)),
1768           (EXTRACT_SUBREG
1769             (MOVZX32_NOREXrr8
1770               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1771                               x86_subreg_8bit_hi)),
1772             x86_subreg_16bit)>,
1773       Requires<[In64BitMode]>;
1774 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1775           (MOVZX32_NOREXrr8
1776             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1777                             x86_subreg_8bit_hi))>,
1778       Requires<[In64BitMode]>;
1779 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1780           (MOVZX32_NOREXrr8
1781             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1782                             x86_subreg_8bit_hi))>,
1783       Requires<[In64BitMode]>;
1784 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1785           (SUBREG_TO_REG
1786             (i64 0),
1787             (MOVZX32_NOREXrr8
1788               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1789                               x86_subreg_8bit_hi)),
1790             x86_subreg_32bit)>;
1791 def : Pat<(i64 (anyext (srl_su GR16:$src, (i8 8)))),
1792           (SUBREG_TO_REG
1793             (i64 0),
1794             (MOVZX32_NOREXrr8
1795               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1796                               x86_subreg_8bit_hi)),
1797             x86_subreg_32bit)>;
1798
1799 // h-register extract and store.
1800 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1801           (MOV8mr_NOREX
1802             addr:$dst,
1803             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR64:$src, GR64_ABCD),
1804                             x86_subreg_8bit_hi))>;
1805 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1806           (MOV8mr_NOREX
1807             addr:$dst,
1808             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
1809                             x86_subreg_8bit_hi))>,
1810       Requires<[In64BitMode]>;
1811 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1812           (MOV8mr_NOREX
1813             addr:$dst,
1814             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1815                             x86_subreg_8bit_hi))>,
1816       Requires<[In64BitMode]>;
1817
1818 // (shl x, 1) ==> (add x, x)
1819 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1820
1821 // (shl x (and y, 63)) ==> (shl x, y)
1822 def : Pat<(shl GR64:$src1, (and CL:$amt, 63)),
1823           (SHL64rCL GR64:$src1)>;
1824 def : Pat<(store (shl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1825           (SHL64mCL addr:$dst)>;
1826
1827 def : Pat<(srl GR64:$src1, (and CL:$amt, 63)),
1828           (SHR64rCL GR64:$src1)>;
1829 def : Pat<(store (srl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1830           (SHR64mCL addr:$dst)>;
1831
1832 def : Pat<(sra GR64:$src1, (and CL:$amt, 63)),
1833           (SAR64rCL GR64:$src1)>;
1834 def : Pat<(store (sra (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1835           (SAR64mCL addr:$dst)>;
1836
1837 // (or (x >> c) | (y << (64 - c))) ==> (shrd64 x, y, c)
1838 def : Pat<(or (srl GR64:$src1, CL:$amt),
1839               (shl GR64:$src2, (sub 64, CL:$amt))),
1840           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1841
1842 def : Pat<(store (or (srl (loadi64 addr:$dst), CL:$amt),
1843                      (shl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1844           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1845
1846 def : Pat<(or (srl GR64:$src1, (i8 (trunc RCX:$amt))),
1847               (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1848           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1849
1850 def : Pat<(store (or (srl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1851                      (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1852                  addr:$dst),
1853           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1854
1855 def : Pat<(shrd GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1856           (SHRD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1857
1858 def : Pat<(store (shrd (loadi64 addr:$dst), (i8 imm:$amt1),
1859                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1860           (SHRD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1861
1862 // (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
1863 def : Pat<(or (shl GR64:$src1, CL:$amt),
1864               (srl GR64:$src2, (sub 64, CL:$amt))),
1865           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1866
1867 def : Pat<(store (or (shl (loadi64 addr:$dst), CL:$amt),
1868                      (srl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1869           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1870
1871 def : Pat<(or (shl GR64:$src1, (i8 (trunc RCX:$amt))),
1872               (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1873           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1874
1875 def : Pat<(store (or (shl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1876                      (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1877                  addr:$dst),
1878           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1879
1880 def : Pat<(shld GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1881           (SHLD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1882
1883 def : Pat<(store (shld (loadi64 addr:$dst), (i8 imm:$amt1),
1884                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1885           (SHLD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1886
1887 // X86 specific add which produces a flag.
1888 def : Pat<(addc GR64:$src1, GR64:$src2),
1889           (ADD64rr GR64:$src1, GR64:$src2)>;
1890 def : Pat<(addc GR64:$src1, (load addr:$src2)),
1891           (ADD64rm GR64:$src1, addr:$src2)>;
1892 def : Pat<(addc GR64:$src1, i64immSExt8:$src2),
1893           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1894 def : Pat<(addc GR64:$src1, i64immSExt32:$src2),
1895           (ADD64ri32 GR64:$src1, imm:$src2)>;
1896
1897 def : Pat<(subc GR64:$src1, GR64:$src2),
1898           (SUB64rr GR64:$src1, GR64:$src2)>;
1899 def : Pat<(subc GR64:$src1, (load addr:$src2)),
1900           (SUB64rm GR64:$src1, addr:$src2)>;
1901 def : Pat<(subc GR64:$src1, i64immSExt8:$src2),
1902           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1903 def : Pat<(subc GR64:$src1, imm:$src2),
1904           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1905
1906 //===----------------------------------------------------------------------===//
1907 // EFLAGS-defining Patterns
1908 //===----------------------------------------------------------------------===//
1909
1910 // Register-Register Addition with EFLAGS result
1911 def : Pat<(parallel (X86add_flag GR64:$src1, GR64:$src2),
1912                     (implicit EFLAGS)),
1913           (ADD64rr GR64:$src1, GR64:$src2)>;
1914
1915 // Register-Integer Addition with EFLAGS result
1916 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt8:$src2),
1917                     (implicit EFLAGS)),
1918           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1919 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt32:$src2),
1920                     (implicit EFLAGS)),
1921           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1922
1923 // Register-Memory Addition with EFLAGS result
1924 def : Pat<(parallel (X86add_flag GR64:$src1, (loadi64 addr:$src2)),
1925                     (implicit EFLAGS)),
1926           (ADD64rm GR64:$src1, addr:$src2)>;
1927
1928 // Memory-Register Addition with EFLAGS result
1929 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), GR64:$src2),
1930                            addr:$dst),
1931                     (implicit EFLAGS)),
1932           (ADD64mr addr:$dst, GR64:$src2)>;
1933 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt8:$src2),
1934                            addr:$dst),
1935                     (implicit EFLAGS)),
1936           (ADD64mi8 addr:$dst, i64immSExt8:$src2)>;
1937 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt32:$src2),
1938                            addr:$dst),
1939                     (implicit EFLAGS)),
1940           (ADD64mi32 addr:$dst, i64immSExt32:$src2)>;
1941
1942 // Register-Register Subtraction with EFLAGS result
1943 def : Pat<(parallel (X86sub_flag GR64:$src1, GR64:$src2),
1944                     (implicit EFLAGS)),
1945           (SUB64rr GR64:$src1, GR64:$src2)>;
1946
1947 // Register-Memory Subtraction with EFLAGS result
1948 def : Pat<(parallel (X86sub_flag GR64:$src1, (loadi64 addr:$src2)),
1949                     (implicit EFLAGS)),
1950           (SUB64rm GR64:$src1, addr:$src2)>;
1951
1952 // Register-Integer Subtraction with EFLAGS result
1953 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt8:$src2),
1954                     (implicit EFLAGS)),
1955           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1956 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt32:$src2),
1957                     (implicit EFLAGS)),
1958           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1959
1960 // Memory-Register Subtraction with EFLAGS result
1961 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), GR64:$src2),
1962                            addr:$dst),
1963                     (implicit EFLAGS)),
1964           (SUB64mr addr:$dst, GR64:$src2)>;
1965
1966 // Memory-Integer Subtraction with EFLAGS result
1967 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt8:$src2),
1968                            addr:$dst),
1969                     (implicit EFLAGS)),
1970           (SUB64mi8 addr:$dst, i64immSExt8:$src2)>;
1971 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt32:$src2),
1972                            addr:$dst),
1973                     (implicit EFLAGS)),
1974           (SUB64mi32 addr:$dst, i64immSExt32:$src2)>;
1975
1976 // Register-Register Signed Integer Multiplication with EFLAGS result
1977 def : Pat<(parallel (X86smul_flag GR64:$src1, GR64:$src2),
1978                     (implicit EFLAGS)),
1979           (IMUL64rr GR64:$src1, GR64:$src2)>;
1980
1981 // Register-Memory Signed Integer Multiplication with EFLAGS result
1982 def : Pat<(parallel (X86smul_flag GR64:$src1, (loadi64 addr:$src2)),
1983                     (implicit EFLAGS)),
1984           (IMUL64rm GR64:$src1, addr:$src2)>;
1985
1986 // Register-Integer Signed Integer Multiplication with EFLAGS result
1987 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt8:$src2),
1988                     (implicit EFLAGS)),
1989           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
1990 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt32:$src2),
1991                     (implicit EFLAGS)),
1992           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
1993
1994 // Memory-Integer Signed Integer Multiplication with EFLAGS result
1995 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt8:$src2),
1996                     (implicit EFLAGS)),
1997           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
1998 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt32:$src2),
1999                     (implicit EFLAGS)),
2000           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
2001
2002 // INC and DEC with EFLAGS result. Note that these do not set CF.
2003 def : Pat<(parallel (X86inc_flag GR16:$src), (implicit EFLAGS)),
2004           (INC64_16r GR16:$src)>, Requires<[In64BitMode]>;
2005 def : Pat<(parallel (store (i16 (X86inc_flag (loadi16 addr:$dst))), addr:$dst),
2006                     (implicit EFLAGS)),
2007           (INC64_16m addr:$dst)>, Requires<[In64BitMode]>;
2008 def : Pat<(parallel (X86dec_flag GR16:$src), (implicit EFLAGS)),
2009           (DEC64_16r GR16:$src)>, Requires<[In64BitMode]>;
2010 def : Pat<(parallel (store (i16 (X86dec_flag (loadi16 addr:$dst))), addr:$dst),
2011                     (implicit EFLAGS)),
2012           (DEC64_16m addr:$dst)>, Requires<[In64BitMode]>;
2013
2014 def : Pat<(parallel (X86inc_flag GR32:$src), (implicit EFLAGS)),
2015           (INC64_32r GR32:$src)>, Requires<[In64BitMode]>;
2016 def : Pat<(parallel (store (i32 (X86inc_flag (loadi32 addr:$dst))), addr:$dst),
2017                     (implicit EFLAGS)),
2018           (INC64_32m addr:$dst)>, Requires<[In64BitMode]>;
2019 def : Pat<(parallel (X86dec_flag GR32:$src), (implicit EFLAGS)),
2020           (DEC64_32r GR32:$src)>, Requires<[In64BitMode]>;
2021 def : Pat<(parallel (store (i32 (X86dec_flag (loadi32 addr:$dst))), addr:$dst),
2022                     (implicit EFLAGS)),
2023           (DEC64_32m addr:$dst)>, Requires<[In64BitMode]>;
2024
2025 def : Pat<(parallel (X86inc_flag GR64:$src), (implicit EFLAGS)),
2026           (INC64r GR64:$src)>;
2027 def : Pat<(parallel (store (i64 (X86inc_flag (loadi64 addr:$dst))), addr:$dst),
2028                     (implicit EFLAGS)),
2029           (INC64m addr:$dst)>;
2030 def : Pat<(parallel (X86dec_flag GR64:$src), (implicit EFLAGS)),
2031           (DEC64r GR64:$src)>;
2032 def : Pat<(parallel (store (i64 (X86dec_flag (loadi64 addr:$dst))), addr:$dst),
2033                     (implicit EFLAGS)),
2034           (DEC64m addr:$dst)>;
2035
2036 //===----------------------------------------------------------------------===//
2037 // X86-64 SSE Instructions
2038 //===----------------------------------------------------------------------===//
2039
2040 // Move instructions...
2041
2042 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2043                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2044                         [(set VR128:$dst,
2045                           (v2i64 (scalar_to_vector GR64:$src)))]>;
2046 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
2047                          "mov{d|q}\t{$src, $dst|$dst, $src}",
2048                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
2049                                            (iPTR 0)))]>;
2050
2051 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2052                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2053                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
2054 def MOV64toSDrm : RPDI<0x6E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
2055                        "movq\t{$src, $dst|$dst, $src}",
2056                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
2057
2058 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2059                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2060                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
2061 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2062                         "movq\t{$src, $dst|$dst, $src}",
2063                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
2064
2065 //===----------------------------------------------------------------------===//
2066 // X86-64 SSE4.1 Instructions
2067 //===----------------------------------------------------------------------===//
2068
2069 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
2070 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
2071   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
2072                  (ins VR128:$src1, i32i8imm:$src2),
2073                  !strconcat(OpcodeStr,
2074                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2075                  [(set GR64:$dst,
2076                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
2077   def mr : SS4AIi8<opc, MRMDestMem, (outs),
2078                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
2079                  !strconcat(OpcodeStr,
2080                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2081                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
2082                           addr:$dst)]>, OpSize, REX_W;
2083 }
2084
2085 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
2086
2087 let isTwoAddress = 1 in {
2088   multiclass SS41I_insert64<bits<8> opc, string OpcodeStr> {
2089     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
2090                    (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2091                    !strconcat(OpcodeStr,
2092                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2093                    [(set VR128:$dst,
2094                      (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
2095                    OpSize, REX_W;
2096     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
2097                    (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
2098                    !strconcat(OpcodeStr,
2099                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2100                    [(set VR128:$dst,
2101                      (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
2102                                        imm:$src3)))]>, OpSize, REX_W;
2103   }
2104 }
2105
2106 defm PINSRQ      : SS41I_insert64<0x22, "pinsrq">;
2107
2108 // -disable-16bit support.
2109 def : Pat<(truncstorei16 (i64 imm:$src), addr:$dst),
2110           (MOV16mi addr:$dst, imm:$src)>;
2111 def : Pat<(truncstorei16 GR64:$src, addr:$dst),
2112           (MOV16mr addr:$dst, (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit))>;
2113 def : Pat<(i64 (sextloadi16 addr:$dst)),
2114           (MOVSX64rm16 addr:$dst)>;
2115 def : Pat<(i64 (zextloadi16 addr:$dst)),
2116           (MOVZX64rm16 addr:$dst)>;
2117 def : Pat<(i64 (extloadi16 addr:$dst)),
2118           (MOVZX64rm16 addr:$dst)>;