lib/Target/XCore/XCoreInstrInfo.td

   1 //===- XCoreInstrInfo.td - Target Description for XCore ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the XCore instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // Uses of CP, DP are not currently reflected in the patterns, since
  15 // having a physical register as an operand prevents loop hoisting and
  16 // since the value of these registers never changes during the life of the
  17 // function.
  18
  19 //===----------------------------------------------------------------------===//
  20 // Instruction format superclass.
  21 //===----------------------------------------------------------------------===//
  22
  23 include "XCoreInstrFormats.td"
  24
  25 //===----------------------------------------------------------------------===//
  26 // Feature predicates.
  27 //===----------------------------------------------------------------------===//
  28
  29 // HasXS1A - This predicate is true when the target processor supports XS1A
  30 // instructions.
  31 def HasXS1A   : Predicate<"Subtarget.isXS1A()">;
  32
  33 // HasXS1B - This predicate is true when the target processor supports XS1B
  34 // instructions.
  35 def HasXS1B : Predicate<"Subtarget.isXS1B()">;
  36
  37 //===----------------------------------------------------------------------===//
  38 // XCore specific DAG Nodes.
  39 //
  40
  41 // Call
  42 def SDT_XCoreBranchLink : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  43 def XCoreBranchLink     : SDNode<"XCoreISD::BL",SDT_XCoreBranchLink,
  44                             [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  45
  46 def XCoreRetsp       : SDNode<"XCoreISD::RETSP", SDTNone,
  47                          [SDNPHasChain, SDNPOptInFlag]>;
  48
  49 def SDT_XCoreAddress    : SDTypeProfile<1, 1,
  50                             [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  51
  52 def pcrelwrapper : SDNode<"XCoreISD::PCRelativeWrapper", SDT_XCoreAddress,
  53                            []>;
  54
  55 def dprelwrapper : SDNode<"XCoreISD::DPRelativeWrapper", SDT_XCoreAddress,
  56                            []>;
  57
  58 def cprelwrapper : SDNode<"XCoreISD::CPRelativeWrapper", SDT_XCoreAddress,
  59                            []>;
  60
  61 def SDT_XCoreStwsp    : SDTypeProfile<0, 2, [SDTCisInt<1>]>;
  62 def XCoreStwsp        : SDNode<"XCoreISD::STWSP", SDT_XCoreStwsp,
  63                                [SDNPHasChain]>;
  64
  65 // These are target-independent nodes, but have target-specific formats.
  66 def SDT_XCoreCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  67 def SDT_XCoreCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  68                                         SDTCisVT<1, i32> ]>;
  69
  70 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_XCoreCallSeqStart,
  71                            [SDNPHasChain, SDNPOutFlag]>;
  72 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_XCoreCallSeqEnd,
  73                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  74
  75 //===----------------------------------------------------------------------===//
  76 // Instruction Pattern Stuff
  77 //===----------------------------------------------------------------------===//
  78
  79 def div4_xform : SDNodeXForm<imm, [{
  80   // Transformation function: imm/4
  81   assert(N->getZExtValue() % 4 == 0);
  82   return getI32Imm(N->getZExtValue()/4);
  83 }]>;
  84
  85 def msksize_xform : SDNodeXForm<imm, [{
  86   // Transformation function: get the size of a mask
  87   assert(isMask_32(N->getZExtValue()));
  88   // look for the first non-zero bit
  89   return getI32Imm(32 - CountLeadingZeros_32(N->getZExtValue()));
  90 }]>;
  91
  92 def neg_xform : SDNodeXForm<imm, [{
  93   // Transformation function: -imm
  94   uint32_t value = N->getZExtValue();
  95   return getI32Imm(-value);
  96 }]>;
  97
  98 def bpwsub_xform : SDNodeXForm<imm, [{
  99   // Transformation function: 32-imm
 100   uint32_t value = N->getZExtValue();
 101   return getI32Imm(32-value);
 102 }]>;
 103
 104 def div4neg_xform : SDNodeXForm<imm, [{
 105   // Transformation function: -imm/4
 106   uint32_t value = N->getZExtValue();
 107   assert(-value % 4 == 0);
 108   return getI32Imm(-value/4);
 109 }]>;
 110
 111 def immUs4Neg : PatLeaf<(imm), [{
 112   uint32_t value = (uint32_t)N->getZExtValue();
 113   return (-value)%4 == 0 && (-value)/4 <= 11;
 114 }]>;
 115
 116 def immUs4 : PatLeaf<(imm), [{
 117   uint32_t value = (uint32_t)N->getZExtValue();
 118   return value%4 == 0 && value/4 <= 11;
 119 }]>;
 120
 121 def immUsNeg : PatLeaf<(imm), [{
 122   return -((uint32_t)N->getZExtValue()) <= 11;
 123 }]>;
 124
 125 def immUs : PatLeaf<(imm), [{
 126   return (uint32_t)N->getZExtValue() <= 11;
 127 }]>;
 128
 129 def immU6 : PatLeaf<(imm), [{
 130   return (uint32_t)N->getZExtValue() < (1 << 6);
 131 }]>;
 132
 133 def immU10 : PatLeaf<(imm), [{
 134   return (uint32_t)N->getZExtValue() < (1 << 10);
 135 }]>;
 136
 137 def immU16 : PatLeaf<(imm), [{
 138   return (uint32_t)N->getZExtValue() < (1 << 16);
 139 }]>;
 140
 141 def immU20 : PatLeaf<(imm), [{
 142   return (uint32_t)N->getZExtValue() < (1 << 20);
 143 }]>;
 144
 145 // FIXME check subtarget. Currently we check if the immediate
 146 // is in the common subset of legal immediate values for both
 147 // XS1A and XS1B.
 148 def immMskBitp : PatLeaf<(imm), [{
 149   uint32_t value = (uint32_t)N->getZExtValue();
 150   if (!isMask_32(value)) {
 151     return false;
 152   }
 153   int msksize = 32 - CountLeadingZeros_32(value);
 154   return (msksize >= 1 && msksize <= 8)
 155           || msksize == 16
 156           || msksize == 24
 157           || msksize == 32;
 158 }]>;
 159
 160 // FIXME check subtarget. Currently we check if the immediate
 161 // is in the common subset of legal immediate values for both
 162 // XS1A and XS1B.
 163 def immBitp : PatLeaf<(imm), [{
 164   uint32_t value = (uint32_t)N->getZExtValue();
 165   return (value >= 1 && value <= 8)
 166           || value == 16
 167           || value == 24
 168           || value == 32;
 169 }]>;
 170
 171 def immBpwSubBitp : PatLeaf<(imm), [{
 172   uint32_t value = (uint32_t)N->getZExtValue();
 173   return (value >= 24 && value <= 31)
 174           || value == 16
 175           || value == 8
 176           || value == 0;
 177 }]>;
 178
 179 def lda16f : PatFrag<(ops node:$addr, node:$offset),
 180                      (add node:$addr, (shl node:$offset, 1))>;
 181 def lda16b : PatFrag<(ops node:$addr, node:$offset),
 182                      (sub node:$addr, (shl node:$offset, 1))>;
 183 def ldawf : PatFrag<(ops node:$addr, node:$offset),
 184                      (add node:$addr, (shl node:$offset, 2))>;
 185 def ldawb : PatFrag<(ops node:$addr, node:$offset),
 186                      (sub node:$addr, (shl node:$offset, 2))>;
 187
 188 // Instruction operand types
 189 def calltarget  : Operand<i32>;
 190 def brtarget : Operand<OtherVT>;
 191 def pclabel : Operand<i32>;
 192
 193 // Addressing modes
 194 def ADDRspii : ComplexPattern<i32, 2, "SelectADDRspii", [add, frameindex], []>;
 195 def ADDRdpii : ComplexPattern<i32, 2, "SelectADDRdpii", [add, dprelwrapper],
 196                  []>;
 197 def ADDRcpii : ComplexPattern<i32, 2, "SelectADDRcpii", [add, cprelwrapper],
 198                  []>;
 199
 200 // Address operands
 201 def MEMii : Operand<i32> {
 202   let PrintMethod = "printMemOperand";
 203   let MIOperandInfo = (ops i32imm, i32imm);
 204 }
 205
 206 //===----------------------------------------------------------------------===//
 207 // Instruction Class Templates
 208 //===----------------------------------------------------------------------===//
 209
 210 // Three operand short
 211
 212 multiclass F3R_2RUS<string OpcStr, SDNode OpNode> {
 213   def _3r: _F3R<
 214                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 215                  !strconcat(OpcStr, " $dst, $b, $c"),
 216                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 217   def _2rus : _F2RUS<
 218                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 219                  !strconcat(OpcStr, " $dst, $b, $c"),
 220                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 221 }
 222
 223 multiclass F3R_2RUS_np<string OpcStr> {
 224   def _3r: _F3R<
 225                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 226                  !strconcat(OpcStr, " $dst, $b, $c"),
 227                  []>;
 228   def _2rus : _F2RUS<
 229                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 230                  !strconcat(OpcStr, " $dst, $b, $c"),
 231                  []>;
 232 }
 233
 234 multiclass F3R_2RBITP<string OpcStr, SDNode OpNode> {
 235   def _3r: _F3R<
 236                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 237                  !strconcat(OpcStr, " $dst, $b, $c"),
 238                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 239   def _2rus : _F2RUS<
 240                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 241                  !strconcat(OpcStr, " $dst, $b, $c"),
 242                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 243 }
 244
 245 class F3R<string OpcStr, SDNode OpNode> : _F3R<
 246                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 247                  !strconcat(OpcStr, " $dst, $b, $c"),
 248                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 249
 250 class F3R_np<string OpcStr> : _F3R<
 251                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 252                  !strconcat(OpcStr, " $dst, $b, $c"),
 253                  []>;
 254 // Three operand long
 255
 256 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 257 multiclass FL3R_L2RUS<string OpcStr, SDNode OpNode> {
 258   def _l3r: _FL3R<
 259                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 260                  !strconcat(OpcStr, " $dst, $b, $c"),
 261                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 262   def _l2rus : _FL2RUS<
 263                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 264                  !strconcat(OpcStr, " $dst, $b, $c"),
 265                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 266 }
 267
 268 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 269 multiclass FL3R_L2RBITP<string OpcStr, SDNode OpNode> {
 270   def _l3r: _FL3R<
 271                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 272                  !strconcat(OpcStr, " $dst, $b, $c"),
 273                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 274   def _l2rus : _FL2RUS<
 275                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 276                  !strconcat(OpcStr, " $dst, $b, $c"),
 277                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 278 }
 279
 280 class FL3R<string OpcStr, SDNode OpNode> : _FL3R<
 281                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 282                  !strconcat(OpcStr, " $dst, $b, $c"),
 283                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 284
 285 // Register - U6
 286 // Operand register - U6
 287 multiclass FRU6_LRU6_branch<string OpcStr> {
 288   def _ru6: _FRU6<
 289                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 290                  !strconcat(OpcStr, " $cond, $dest"),
 291                  []>;
 292   def _lru6: _FLRU6<
 293                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 294                  !strconcat(OpcStr, " $cond, $dest"),
 295                  []>;
 296 }
 297
 298 multiclass FRU6_LRU6_cp<string OpcStr> {
 299   def _ru6: _FRU6<
 300                  (outs GRRegs:$dst), (ins i32imm:$a),
 301                  !strconcat(OpcStr, " $dst, cp[$a]"),
 302                  []>;
 303   def _lru6: _FLRU6<
 304                  (outs GRRegs:$dst), (ins i32imm:$a),
 305                  !strconcat(OpcStr, " $dst, cp[$a]"),
 306                  []>;
 307 }
 308
 309 // U6
 310 multiclass FU6_LU6<string OpcStr, SDNode OpNode> {
 311   def _u6: _FU6<
 312                  (outs), (ins i32imm:$b),
 313                  !strconcat(OpcStr, " $b"),
 314                  [(OpNode immU6:$b)]>;
 315   def _lu6: _FLU6<
 316                  (outs), (ins i32imm:$b),
 317                  !strconcat(OpcStr, " $b"),
 318                  [(OpNode immU16:$b)]>;
 319 }
 320
 321 multiclass FU6_LU6_np<string OpcStr> {
 322   def _u6: _FU6<
 323                  (outs), (ins i32imm:$b),
 324                  !strconcat(OpcStr, " $b"),
 325                  []>;
 326   def _lu6: _FLU6<
 327                  (outs), (ins i32imm:$b),
 328                  !strconcat(OpcStr, " $b"),
 329                  []>;
 330 }
 331
 332 // U10
 333 multiclass FU10_LU10_np<string OpcStr> {
 334   def _u10: _FU10<
 335                  (outs), (ins i32imm:$b),
 336                  !strconcat(OpcStr, " $b"),
 337                  []>;
 338   def _lu10: _FLU10<
 339                  (outs), (ins i32imm:$b),
 340                  !strconcat(OpcStr, " $b"),
 341                  []>;
 342 }
 343
 344 // Two operand short
 345
 346 class F2R_np<string OpcStr> : _F2R<
 347                  (outs GRRegs:$dst), (ins GRRegs:$b),
 348                  !strconcat(OpcStr, " $dst, $b"),
 349                  []>;
 350
 351 // Two operand long
 352
 353 //===----------------------------------------------------------------------===//
 354 // Pseudo Instructions
 355 //===----------------------------------------------------------------------===//
 356
 357 let Defs = [SP], Uses = [SP] in {
 358 def ADJCALLSTACKDOWN : PseudoInstXCore<(outs), (ins i32imm:$amt),
 359                                "${:comment} ADJCALLSTACKDOWN $amt",
 360                                [(callseq_start timm:$amt)]>;
 361 def ADJCALLSTACKUP : PseudoInstXCore<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 362                             "${:comment} ADJCALLSTACKUP $amt1",
 363                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 364 }
 365
 366 def LDWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 367                              "${:comment} LDWFI $dst, $addr",
 368                              [(set GRRegs:$dst, (load ADDRspii:$addr))]>;
 369
 370 def LDAWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 371                              "${:comment} LDAWFI $dst, $addr",
 372                              [(set GRRegs:$dst, ADDRspii:$addr)]>;
 373
 374 def STWFI : PseudoInstXCore<(outs), (ins GRRegs:$src, MEMii:$addr),
 375                             "${:comment} STWFI $src, $addr",
 376                             [(store GRRegs:$src, ADDRspii:$addr)]>;
 377
 378 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 379 // scheduler into a branch sequence.
 380 let usesCustomDAGSchedInserter = 1 in {
 381   def SELECT_CC : PseudoInstXCore<(outs GRRegs:$dst),
 382                               (ins GRRegs:$cond, GRRegs:$T, GRRegs:$F),
 383                               "${:comment} SELECT_CC PSEUDO!",
 384                               [(set GRRegs:$dst,
 385                                  (select GRRegs:$cond, GRRegs:$T, GRRegs:$F))]>;
 386 }
 387
 388 //===----------------------------------------------------------------------===//
 389 // Instructions
 390 //===----------------------------------------------------------------------===//
 391
 392 // Three operand short
 393 defm ADD : F3R_2RUS<"add", add>;
 394 defm SUB : F3R_2RUS<"sub", sub>;
 395 let neverHasSideEffects = 1 in {
 396 defm EQ : F3R_2RUS_np<"eq">;
 397 def LSS_3r : F3R_np<"lss">;
 398 def LSU_3r : F3R_np<"lsu">;
 399 }
 400 def AND_3r : F3R<"and", and>;
 401 def OR_3r : F3R<"or", or>;
 402
 403 let mayLoad=1 in {
 404 def LDW_3r : _F3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 405                   "ldw $dst, $addr[$offset]",
 406                   []>;
 407
 408 def LDW_2rus : _F2RUS<(outs GRRegs:$dst), (ins GRRegs:$addr, i32imm:$offset),
 409                   "ldw $dst, $addr[$offset]",
 410                   []>;
 411
 412 def LD16S_3r :  _F3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 413                   "ld16s $dst, $addr[$offset]",
 414                   []>;
 415
 416 def LD8U_3r :  _F3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 417                   "ld8u $dst, $addr[$offset]",
 418                   []>;
 419 }
 420
 421 let mayStore=1 in {
 422 def STW_3r : _F3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 423                   "stw $val, $addr[$offset]",
 424                   []>;
 425
 426 def STW_2rus : _F2RUS<(outs), (ins GRRegs:$val, GRRegs:$addr, i32imm:$offset),
 427                   "stw $val, $addr[$offset]",
 428                   []>;
 429 }
 430
 431 defm SHL : F3R_2RBITP<"shl", shl>;
 432 defm SHR : F3R_2RBITP<"shr", srl>;
 433 // TODO tsetr
 434
 435 // Three operand long
 436 def LDAWF_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 437                   "ldaw $dst, $addr[$offset]",
 438                   [(set GRRegs:$dst, (ldawf GRRegs:$addr, GRRegs:$offset))]>;
 439
 440 let neverHasSideEffects = 1 in
 441 def LDAWF_l2rus : _FL2RUS<(outs GRRegs:$dst),
 442                     (ins GRRegs:$addr, i32imm:$offset),
 443                     "ldaw $dst, $addr[$offset]",
 444                     []>;
 445
 446 def LDAWB_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 447                   "ldaw $dst, $addr[-$offset]",
 448                   [(set GRRegs:$dst, (ldawb GRRegs:$addr, GRRegs:$offset))]>;
 449
 450 let neverHasSideEffects = 1 in
 451 def LDAWB_l2rus : _FL2RUS<(outs GRRegs:$dst),
 452                     (ins GRRegs:$addr, i32imm:$offset),
 453                     "ldaw $dst, $addr[-$offset]",
 454                     []>;
 455
 456 def LDA16F_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 457                   "lda16 $dst, $addr[$offset]",
 458                   [(set GRRegs:$dst, (lda16f GRRegs:$addr, GRRegs:$offset))]>;
 459
 460 def LDA16B_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 461                   "lda16 $dst, $addr[-$offset]",
 462                   [(set GRRegs:$dst, (lda16b GRRegs:$addr, GRRegs:$offset))]>;
 463
 464 def MUL_l3r : FL3R<"mul", mul>;
 465 // Instructions which may trap are marked as side effecting.
 466 let hasSideEffects = 1 in {
 467 def DIVS_l3r : FL3R<"divs", sdiv>;
 468 def DIVU_l3r : FL3R<"divu", udiv>;
 469 def REMS_l3r : FL3R<"rems", srem>;
 470 def REMU_l3r : FL3R<"remu", urem>;
 471 }
 472 def XOR_l3r : FL3R<"xor", xor>;
 473 defm ASHR : FL3R_L2RBITP<"ashr", sra>;
 474 // TODO crc32, crc8, inpw, outpw
 475 let mayStore=1 in {
 476 def ST16_l3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 477                 "st16 $val, $addr[$offset]",
 478                 []>;
 479
 480 def ST8_l3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 481                 "st8 $val, $addr[$offset]",
 482                 []>;
 483 }
 484
 485 // Four operand long
 486 let Predicates = [HasXS1B], Constraints = "$src1 = $dst1,$src2 = $dst2" in {
 487 def MACCU_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 488                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 489                       GRRegs:$src4),
 490                     "maccu $dst1, $dst2, $src3, $src4",
 491                     []>;
 492
 493 def MACCS_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 494                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 495                       GRRegs:$src4),
 496                     "maccs $dst1, $dst2, $src3, $src4",
 497                     []>;
 498 }
 499
 500 // Five operand long
 501
 502 let Predicates = [HasXS1B] in {
 503 def LADD_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 504                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 505                     "ladd $dst1, $dst2, $src1, $src2, $src3",
 506                     []>;
 507
 508 def LSUB_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 509                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 510                     "lsub $dst1, $dst2, $src1, $src2, $src3",
 511                     []>;
 512
 513 def LDIV_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 514                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 515                     "ldiv $dst1, $dst2, $src1, $src2, $src3",
 516                     []>;
 517 }
 518
 519 // Six operand long
 520
 521 def LMUL_l6r : _L6R<(outs GRRegs:$dst1, GRRegs:$dst2),
 522                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 523                       GRRegs:$src4),
 524                     "lmul $dst1, $dst2, $src1, $src2, $src3, $src4",
 525                     []>;
 526
 527 let Predicates = [HasXS1A] in
 528 def MACC_l6r : _L6R<(outs GRRegs:$dst1, GRRegs:$dst2),
 529                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 530                       GRRegs:$src4),
 531                     "macc $dst1, $dst2, $src1, $src2, $src3, $src4",
 532                     []>;
 533
 534 // Register - U6
 535
 536 //let Uses = [DP] in ...
 537 let neverHasSideEffects = 1, isReMaterializable = 1 in
 538 def LDAWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 539                     "ldaw $dst, dp[$a]",
 540                     []>;
 541
 542 let isReMaterializable = 1 in
 543 def LDAWDP_lru6: _FLRU6<
 544                     (outs GRRegs:$dst), (ins MEMii:$a),
 545                     "ldaw $dst, dp[$a]",
 546                     [(set GRRegs:$dst, ADDRdpii:$a)]>;
 547
 548 let mayLoad=1 in
 549 def LDWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 550                     "ldw $dst, dp[$a]",
 551                     []>;
 552
 553 def LDWDP_lru6: _FLRU6<
 554                     (outs GRRegs:$dst), (ins MEMii:$a),
 555                     "ldw $dst, dp[$a]",
 556                     [(set GRRegs:$dst, (load ADDRdpii:$a))]>;
 557
 558 let mayStore=1 in
 559 def STWDP_ru6 : _FRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 560                   "stw $val, dp[$addr]",
 561                   []>;
 562
 563 def STWDP_lru6 : _FLRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 564                   "stw $val, dp[$addr]",
 565                   [(store GRRegs:$val, ADDRdpii:$addr)]>;
 566
 567 //let Uses = [CP] in ..
 568 let mayLoad = 1, isReMaterializable = 1 in
 569 defm LDWCP : FRU6_LRU6_cp<"ldw">;
 570
 571 let Uses = [SP] in {
 572 let mayStore=1 in {
 573 def STWSP_ru6 : _FRU6<
 574                  (outs), (ins GRRegs:$val, i32imm:$index),
 575                  "stw $val, sp[$index]",
 576                  [(XCoreStwsp GRRegs:$val, immU6:$index)]>;
 577
 578 def STWSP_lru6 : _FLRU6<
 579                  (outs), (ins GRRegs:$val, i32imm:$index),
 580                  "stw $val, sp[$index]",
 581                  [(XCoreStwsp GRRegs:$val, immU16:$index)]>;
 582 }
 583
 584 let mayLoad=1 in {
 585 def LDWSP_ru6 : _FRU6<
 586                  (outs GRRegs:$dst), (ins i32imm:$b),
 587                  "ldw $dst, sp[$b]",
 588                  []>;
 589
 590 def LDWSP_lru6 : _FLRU6<
 591                  (outs GRRegs:$dst), (ins i32imm:$b),
 592                  "ldw $dst, sp[$b]",
 593                  []>;
 594 }
 595
 596 let neverHasSideEffects = 1 in {
 597 def LDAWSP_ru6 : _FRU6<
 598                  (outs GRRegs:$dst), (ins i32imm:$b),
 599                  "ldaw $dst, sp[$b]",
 600                  []>;
 601
 602 def LDAWSP_lru6 : _FLRU6<
 603                  (outs GRRegs:$dst), (ins i32imm:$b),
 604                  "ldaw $dst, sp[$b]",
 605                  []>;
 606
 607 def LDAWSP_ru6_RRegs : _FRU6<
 608                  (outs RRegs:$dst), (ins i32imm:$b),
 609                  "ldaw $dst, sp[$b]",
 610                  []>;
 611
 612 def LDAWSP_lru6_RRegs : _FLRU6<
 613                  (outs RRegs:$dst), (ins i32imm:$b),
 614                  "ldaw $dst, sp[$b]",
 615                  []>;
 616 }
 617 }
 618
 619 let isReMaterializable = 1 in {
 620 def LDC_ru6 : _FRU6<
 621                  (outs GRRegs:$dst), (ins i32imm:$b),
 622                  "ldc $dst, $b",
 623                  [(set GRRegs:$dst, immU6:$b)]>;
 624
 625 def LDC_lru6 : _FLRU6<
 626                  (outs GRRegs:$dst), (ins i32imm:$b),
 627                  "ldc $dst, $b",
 628                  [(set GRRegs:$dst, immU16:$b)]>;
 629 }
 630
 631 // Operand register - U6
 632 // TODO setc
 633 let isBranch = 1, isTerminator = 1 in {
 634 defm BRFT: FRU6_LRU6_branch<"bt">;
 635 defm BRBT: FRU6_LRU6_branch<"bt">;
 636 defm BRFF: FRU6_LRU6_branch<"bf">;
 637 defm BRBF: FRU6_LRU6_branch<"bf">;
 638 }
 639
 640 // U6
 641 let Defs = [SP], Uses = [SP] in {
 642 let neverHasSideEffects = 1 in
 643 defm EXTSP : FU6_LU6_np<"extsp">;
 644 let mayStore = 1 in
 645 defm ENTSP : FU6_LU6_np<"entsp">;
 646
 647 let isReturn = 1, isTerminator = 1, mayLoad = 1 in {
 648 defm RETSP : FU6_LU6<"retsp", XCoreRetsp>;
 649 }
 650 }
 651
 652 // TODO extdp, kentsp, krestsp, blat, setsr
 653 // clrsr, getsr, kalli
 654 let isBranch = 1, isTerminator = 1 in {
 655 def BRBU_u6 : _FU6<
 656                  (outs),
 657                  (ins brtarget:$target),
 658                  "bu $target",
 659                  []>;
 660
 661 def BRBU_lu6 : _FLU6<
 662                  (outs),
 663                  (ins brtarget:$target),
 664                  "bu $target",
 665                  []>;
 666
 667 def BRFU_u6 : _FU6<
 668                  (outs),
 669                  (ins brtarget:$target),
 670                  "bu $target",
 671                  []>;
 672
 673 def BRFU_lu6 : _FLU6<
 674                  (outs),
 675                  (ins brtarget:$target),
 676                  "bu $target",
 677                  []>;
 678 }
 679
 680 //let Uses = [CP] in ...
 681 let Predicates = [HasXS1B], Defs = [R11], neverHasSideEffects = 1,
 682   isReMaterializable = 1 in
 683 def LDAWCP_u6: _FRU6<(outs), (ins MEMii:$a),
 684                     "ldaw r11, cp[$a]",
 685                     []>;
 686
 687 let Predicates = [HasXS1B], Defs = [R11], isReMaterializable = 1 in
 688 def LDAWCP_lu6: _FLRU6<
 689                     (outs), (ins MEMii:$a),
 690                     "ldaw r11, cp[$a]",
 691                     [(set R11, ADDRcpii:$a)]>;
 692
 693 // U10
 694 // TODO ldwcpl, blacp
 695
 696 let Defs = [R11], isReMaterializable = 1, neverHasSideEffects = 1 in
 697 def LDAP_u10 : _FU10<
 698                   (outs),
 699                   (ins i32imm:$addr),
 700                   "ldap r11, $addr",
 701                   []>;
 702
 703 let Defs = [R11], isReMaterializable = 1 in
 704 def LDAP_lu10 : _FLU10<
 705                   (outs),
 706                   (ins i32imm:$addr),
 707                   "ldap r11, $addr",
 708                   [(set R11, (pcrelwrapper tglobaladdr:$addr))]>;
 709
 710 let isCall=1,
 711 // All calls clobber the the link register and the non-callee-saved registers:
 712 Defs = [R0, R1, R2, R3, R11, LR] in {
 713 def BL_u10 : _FU10<
 714                   (outs),
 715                   (ins calltarget:$target, variable_ops),
 716                   "bl $target",
 717                   [(XCoreBranchLink immU10:$target)]>;
 718
 719 def BL_lu10 : _FLU10<
 720                   (outs),
 721                   (ins calltarget:$target, variable_ops),
 722                   "bl $target",
 723                   [(XCoreBranchLink immU20:$target)]>;
 724 }
 725
 726 // Two operand short
 727 // TODO getr, getst
 728 def NOT : _F2R<(outs GRRegs:$dst), (ins GRRegs:$b),
 729                  "not $dst, $b",
 730                  [(set GRRegs:$dst, (not GRRegs:$b))]>;
 731
 732 def NEG : _F2R<(outs GRRegs:$dst), (ins GRRegs:$b),
 733                  "neg $dst, $b",
 734                  [(set GRRegs:$dst, (ineg GRRegs:$b))]>;
 735
 736 // TODO setd, eet, eef, getts, setpt, outct, inct, chkct, outt, intt, out,
 737 // in, outshr, inshr, testct, testwct, tinitpc, tinitdp, tinitsp, tinitcp,
 738 // tsetmr, sext (reg), zext (reg)
 739 let isTwoAddress = 1 in {
 740 let neverHasSideEffects = 1 in
 741 def SEXT_rus : _FRUS<(outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 742                  "sext $dst, $src2",
 743                  []>;
 744
 745 let neverHasSideEffects = 1 in
 746 def ZEXT_rus : _FRUS<(outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 747                  "zext $dst, $src2",
 748                  []>;
 749
 750 def ANDNOT_2r : _F2R<(outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 751                  "andnot $dst, $src2",
 752                  [(set GRRegs:$dst, (and GRRegs:$src1, (not GRRegs:$src2)))]>;
 753 }
 754
 755 let isReMaterializable = 1, neverHasSideEffects = 1 in
 756 def MKMSK_rus : _FRUS<(outs GRRegs:$dst), (ins i32imm:$size),
 757                  "mkmsk $dst, $size",
 758                  []>;
 759
 760 def MKMSK_2r : _FRUS<(outs GRRegs:$dst), (ins GRRegs:$size),
 761                  "mkmsk $dst, $size",
 762                  [(set GRRegs:$dst, (add (shl 1, GRRegs:$size), 0xffffffff))]>;
 763
 764 // Two operand long
 765 // TODO settw, setclk, setrdy, setpsc, endin, peek,
 766 // getd, testlcl, tinitlr, getps, setps
 767 def BITREV_l2r : _FL2R<(outs GRRegs:$dst), (ins GRRegs:$src),
 768                  "bitrev $dst, $src",
 769                  [(set GRRegs:$dst, (int_xcore_bitrev GRRegs:$src))]>;
 770
 771 def BYTEREV_l2r : _FL2R<(outs GRRegs:$dst), (ins GRRegs:$src),
 772                  "byterev $dst, $src",
 773                  [(set GRRegs:$dst, (bswap GRRegs:$src))]>;
 774
 775 def CLZ_l2r : _FL2R<(outs GRRegs:$dst), (ins GRRegs:$src),
 776                  "clz $dst, $src",
 777                  [(set GRRegs:$dst, (ctlz GRRegs:$src))]>;
 778
 779 // One operand short
 780 // TODO edu, eeu, waitet, waitef, freer, tstart, msync, mjoin, syncr, clrtp
 781 // bru, setdp, setcp, setv, setev, kcall
 782 // dgetreg
 783 let isBranch=1, isIndirectBranch=1, isTerminator=1 in
 784 def BAU_1r : _F1R<(outs), (ins GRRegs:$addr),
 785                  "bau $addr",
 786                  [(brind GRRegs:$addr)]>;
 787
 788 let Defs=[SP], neverHasSideEffects=1 in
 789 def SETSP_1r : _F1R<(outs), (ins GRRegs:$src),
 790                  "set sp, $src",
 791                  []>;
 792
 793 let isBarrier = 1, hasCtrlDep = 1 in
 794 def ECALLT_1r : _F1R<(outs), (ins GRRegs:$src),
 795                  "ecallt $src",
 796                  []>;
 797
 798 let isBarrier = 1, hasCtrlDep = 1 in
 799 def ECALLF_1r : _F1R<(outs), (ins GRRegs:$src),
 800                  "ecallf $src",
 801                  []>;
 802
 803 let isCall=1,
 804 // All calls clobber the the link register and the non-callee-saved registers:
 805 Defs = [R0, R1, R2, R3, R11, LR] in {
 806 def BLA_1r : _F1R<(outs), (ins GRRegs:$addr, variable_ops),
 807                  "bla $addr",
 808                  [(XCoreBranchLink GRRegs:$addr)]>;
 809 }
 810
 811 // Zero operand short
 812 // TODO waiteu, clre, ssync, freet, ldspc, stspc, ldssr, stssr, ldsed, stsed,
 813 // stet, geted, getet, getkep, getksp, setkep, getid, kret, dcall, dret,
 814 // dentsp, drestsp
 815
 816 let Defs = [R11] in
 817 def GETID_0R : _F0R<(outs), (ins),
 818                  "get r11, id",
 819                  [(set R11, (int_xcore_getid))]>;
 820
 821 //===----------------------------------------------------------------------===//
 822 // Non-Instruction Patterns
 823 //===----------------------------------------------------------------------===//
 824
 825 def : Pat<(XCoreBranchLink tglobaladdr:$addr), (BL_lu10 tglobaladdr:$addr)>;
 826 def : Pat<(XCoreBranchLink texternalsym:$addr), (BL_lu10 texternalsym:$addr)>;
 827
 828 /// sext_inreg
 829 def : Pat<(sext_inreg GRRegs:$b, i1), (SEXT_rus GRRegs:$b, 1)>;
 830 def : Pat<(sext_inreg GRRegs:$b, i8), (SEXT_rus GRRegs:$b, 8)>;
 831 def : Pat<(sext_inreg GRRegs:$b, i16), (SEXT_rus GRRegs:$b, 16)>;
 832
 833 /// loads
 834 def : Pat<(zextloadi8 (add GRRegs:$addr, GRRegs:$offset)),
 835           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
 836 def : Pat<(zextloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
 837
 838 def : Pat<(sextloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
 839           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
 840 def : Pat<(sextloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
 841
 842 def : Pat<(load (ldawf GRRegs:$addr, GRRegs:$offset)),
 843           (LDW_3r GRRegs:$addr, GRRegs:$offset)>;
 844 def : Pat<(load (add GRRegs:$addr, immUs4:$offset)),
 845           (LDW_2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
 846 def : Pat<(load GRRegs:$addr), (LDW_2rus GRRegs:$addr, 0)>;
 847
 848 /// anyext
 849 def : Pat<(extloadi8 (add GRRegs:$addr, GRRegs:$offset)),
 850           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
 851 def : Pat<(extloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
 852 def : Pat<(extloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
 853           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
 854 def : Pat<(extloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
 855
 856 /// stores
 857 def : Pat<(truncstorei8 GRRegs:$val, (add GRRegs:$addr, GRRegs:$offset)),
 858           (ST8_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
 859 def : Pat<(truncstorei8 GRRegs:$val, GRRegs:$addr),
 860           (ST8_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
 861
 862 def : Pat<(truncstorei16 GRRegs:$val, (lda16f GRRegs:$addr, GRRegs:$offset)),
 863           (ST16_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
 864 def : Pat<(truncstorei16 GRRegs:$val, GRRegs:$addr),
 865           (ST16_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
 866
 867 def : Pat<(store GRRegs:$val, (ldawf GRRegs:$addr, GRRegs:$offset)),
 868           (STW_3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
 869 def : Pat<(store GRRegs:$val, (add GRRegs:$addr, immUs4:$offset)),
 870           (STW_2rus GRRegs:$val, GRRegs:$addr, (div4_xform immUs4:$offset))>;
 871 def : Pat<(store GRRegs:$val, GRRegs:$addr),
 872           (STW_2rus GRRegs:$val, GRRegs:$addr, 0)>;
 873
 874 /// cttz
 875 def : Pat<(cttz GRRegs:$src), (CLZ_l2r (BITREV_l2r GRRegs:$src))>;
 876
 877 /// trap
 878 def : Pat<(trap), (ECALLF_1r (LDC_ru6 0))>;
 879
 880 ///
 881 /// branch patterns
 882 ///
 883
 884 // unconditional branch
 885 def : Pat<(br bb:$addr), (BRFU_lu6 bb:$addr)>;
 886
 887 // direct match equal/notequal zero brcond
 888 def : Pat<(brcond (setne GRRegs:$lhs, 0), bb:$dst),
 889           (BRFT_lru6 GRRegs:$lhs, bb:$dst)>;
 890 def : Pat<(brcond (seteq GRRegs:$lhs, 0), bb:$dst),
 891           (BRFF_lru6 GRRegs:$lhs, bb:$dst)>;
 892
 893 def : Pat<(brcond (setle GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
 894           (BRFF_lru6 (LSS_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
 895 def : Pat<(brcond (setule GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
 896           (BRFF_lru6 (LSU_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
 897 def : Pat<(brcond (setge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
 898           (BRFF_lru6 (LSS_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
 899 def : Pat<(brcond (setuge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
 900           (BRFF_lru6 (LSU_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
 901 def : Pat<(brcond (setne GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
 902           (BRFF_lru6 (EQ_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
 903 def : Pat<(brcond (setne GRRegs:$lhs, immUs:$rhs), bb:$dst),
 904           (BRFF_lru6 (EQ_2rus GRRegs:$lhs, immUs:$rhs), bb:$dst)>;
 905
 906 // generic brcond pattern
 907 def : Pat<(brcond GRRegs:$cond, bb:$addr), (BRFT_lru6 GRRegs:$cond, bb:$addr)>;
 908
 909
 910 ///
 911 /// Select patterns
 912 ///
 913
 914 // direct match equal/notequal zero select
 915 def : Pat<(select (setne GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
 916         (SELECT_CC GRRegs:$lhs, GRRegs:$T, GRRegs:$F)>;
 917
 918 def : Pat<(select (seteq GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
 919         (SELECT_CC GRRegs:$lhs, GRRegs:$F, GRRegs:$T)>;
 920
 921 def : Pat<(select (setle GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
 922           (SELECT_CC (LSS_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
 923 def : Pat<(select (setule GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
 924           (SELECT_CC (LSU_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
 925 def : Pat<(select (setge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
 926           (SELECT_CC (LSS_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
 927 def : Pat<(select (setuge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
 928           (SELECT_CC (LSU_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
 929 def : Pat<(select (setne GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
 930           (SELECT_CC (EQ_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
 931 def : Pat<(select (setne GRRegs:$lhs, immUs:$rhs), GRRegs:$T, GRRegs:$F),
 932           (SELECT_CC (EQ_2rus GRRegs:$lhs, immUs:$rhs), GRRegs:$F, GRRegs:$T)>;
 933
 934 ///
 935 /// setcc patterns, only matched when none of the above brcond
 936 /// patterns match
 937 ///
 938
 939 // setcc 2 register operands
 940 def : Pat<(setle GRRegs:$lhs, GRRegs:$rhs),
 941           (EQ_2rus (LSS_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
 942 def : Pat<(setule GRRegs:$lhs, GRRegs:$rhs),
 943           (EQ_2rus (LSU_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
 944
 945 def : Pat<(setgt GRRegs:$lhs, GRRegs:$rhs),
 946           (LSS_3r GRRegs:$rhs, GRRegs:$lhs)>;
 947 def : Pat<(setugt GRRegs:$lhs, GRRegs:$rhs),
 948           (LSU_3r GRRegs:$rhs, GRRegs:$lhs)>;
 949
 950 def : Pat<(setge GRRegs:$lhs, GRRegs:$rhs),
 951           (EQ_2rus (LSS_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
 952 def : Pat<(setuge GRRegs:$lhs, GRRegs:$rhs),
 953           (EQ_2rus (LSU_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
 954
 955 def : Pat<(setlt GRRegs:$lhs, GRRegs:$rhs),
 956           (LSS_3r GRRegs:$lhs, GRRegs:$rhs)>;
 957 def : Pat<(setult GRRegs:$lhs, GRRegs:$rhs),
 958           (LSU_3r GRRegs:$lhs, GRRegs:$rhs)>;
 959
 960 def : Pat<(setne GRRegs:$lhs, GRRegs:$rhs),
 961           (EQ_2rus (EQ_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
 962
 963 def : Pat<(seteq GRRegs:$lhs, GRRegs:$rhs),
 964           (EQ_3r GRRegs:$lhs, GRRegs:$rhs)>;
 965
 966 // setcc reg/imm operands
 967 def : Pat<(seteq GRRegs:$lhs, immUs:$rhs),
 968           (EQ_2rus GRRegs:$lhs, immUs:$rhs)>;
 969 def : Pat<(setne GRRegs:$lhs, immUs:$rhs),
 970           (EQ_2rus (EQ_2rus GRRegs:$lhs, immUs:$rhs), 0)>;
 971
 972 // misc
 973 def : Pat<(add GRRegs:$addr, immUs4:$offset),
 974           (LDAWF_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
 975
 976 def : Pat<(sub GRRegs:$addr, immUs4:$offset),
 977           (LDAWB_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
 978
 979 def : Pat<(and GRRegs:$val, immMskBitp:$mask),
 980           (ZEXT_rus GRRegs:$val, (msksize_xform immMskBitp:$mask))>;
 981
 982 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
 983 def : Pat<(add GRRegs:$src1, immUsNeg:$src2),
 984           (SUB_2rus GRRegs:$src1, (neg_xform immUsNeg:$src2))>;
 985
 986 def : Pat<(add GRRegs:$src1, immUs4Neg:$src2),
 987           (LDAWB_l2rus GRRegs:$src1, (div4neg_xform immUs4Neg:$src2))>;
 988
 989 ///
 990 /// Some peepholes
 991 ///
 992
 993 def : Pat<(mul GRRegs:$src, 3),
 994           (LDA16F_l3r GRRegs:$src, GRRegs:$src)>;
 995
 996 def : Pat<(mul GRRegs:$src, 5),
 997           (LDAWF_l3r GRRegs:$src, GRRegs:$src)>;
 998
 999 def : Pat<(mul GRRegs:$src, -3),
1000           (LDAWB_l3r GRRegs:$src, GRRegs:$src)>;
1001
1002 // ashr X, 32 is equivalent to ashr X, 31 on the XCore.
1003 def : Pat<(sra GRRegs:$src, 31),
1004           (ASHR_l2rus GRRegs:$src, 32)>;
1005
1006 def : Pat<(sra (shl GRRegs:$src, immBpwSubBitp:$imm), immBpwSubBitp:$imm),
1007           (SEXT_rus GRRegs:$src, (bpwsub_xform immBpwSubBitp:$imm))>;