lib/Target/X86/X86InstrExtension.td

   1 //===- X86InstrExtension.td - Sign and Zero Extensions -----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the sign and zero extension operations.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let neverHasSideEffects = 1 in {
  15   let Defs = [AX], Uses = [AL] in
  16   def CBW : I<0x98, RawFrm, (outs), (ins),
  17               "{cbtw|cbw}", []>, OpSize;   // AX = signext(AL)
  18   let Defs = [EAX], Uses = [AX] in
  19   def CWDE : I<0x98, RawFrm, (outs), (ins),
  20               "{cwtl|cwde}", []>;   // EAX = signext(AX)
  21
  22   let Defs = [AX,DX], Uses = [AX] in
  23   def CWD : I<0x99, RawFrm, (outs), (ins),
  24               "{cwtd|cwd}", []>, OpSize; // DX:AX = signext(AX)
  25   let Defs = [EAX,EDX], Uses = [EAX] in
  26   def CDQ : I<0x99, RawFrm, (outs), (ins),
  27               "{cltd|cdq}", []>; // EDX:EAX = signext(EAX)
  28
  29
  30   let Defs = [RAX], Uses = [EAX] in
  31   def CDQE : RI<0x98, RawFrm, (outs), (ins),
  32                "{cltq|cdqe}", []>;     // RAX = signext(EAX)
  33
  34   let Defs = [RAX,RDX], Uses = [RAX] in
  35   def CQO  : RI<0x99, RawFrm, (outs), (ins),
  36                 "{cqto|cqo}", []>; // RDX:RAX = signext(RAX)
  37 }
  38
  39
  40 // Sign/Zero extenders
  41 // Use movsbl intead of movsbw; we don't care about the high 16 bits
  42 // of the register here. This has a smaller encoding and avoids a
  43 // partial-register update.  Actual movsbw included for the disassembler.
  44 def MOVSX16rr8W : I<0xBE, MRMSrcReg, (outs GR16:$dst), (ins GR8:$src),
  45                     "movs{bw|x}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
  46 def MOVSX16rm8W : I<0xBE, MRMSrcMem, (outs GR16:$dst), (ins i8mem:$src),
  47                     "movs{bw|x}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
  48
  49 // FIXME: Use a pat pattern or define a syntax here.
  50 let isCodeGenOnly=1 in {
  51 def MOVSX16rr8 : I<0xBE, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
  52                    "", [(set GR16:$dst, (sext GR8:$src))]>, TB;
  53 def MOVSX16rm8 : I<0xBE, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
  54                    "", [(set GR16:$dst, (sextloadi16i8 addr:$src))]>, TB;
  55 }
  56 def MOVSX32rr8 : I<0xBE, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
  57                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
  58                    [(set GR32:$dst, (sext GR8:$src))]>, TB;
  59 def MOVSX32rm8 : I<0xBE, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
  60                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
  61                    [(set GR32:$dst, (sextloadi32i8 addr:$src))]>, TB;
  62 def MOVSX32rr16: I<0xBF, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
  63                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
  64                    [(set GR32:$dst, (sext GR16:$src))]>, TB;
  65 def MOVSX32rm16: I<0xBF, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
  66                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
  67                    [(set GR32:$dst, (sextloadi32i16 addr:$src))]>, TB;
  68
  69 // Use movzbl intead of movzbw; we don't care about the high 16 bits
  70 // of the register here. This has a smaller encoding and avoids a
  71 // partial-register update.  Actual movzbw included for the disassembler.
  72 def MOVZX16rr8W : I<0xB6, MRMSrcReg, (outs GR16:$dst), (ins GR8:$src),
  73                     "movz{bw|x}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
  74 def MOVZX16rm8W : I<0xB6, MRMSrcMem, (outs GR16:$dst), (ins i8mem:$src),
  75                     "movz{bw|x}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
  76 // FIXME: Use a pat pattern or define a syntax here.
  77 let isCodeGenOnly=1 in {
  78 def MOVZX16rr8 : I<0xB6, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
  79                    "", [(set GR16:$dst, (zext GR8:$src))]>, TB;
  80 def MOVZX16rm8 : I<0xB6, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
  81                    "", [(set GR16:$dst, (zextloadi16i8 addr:$src))]>, TB;
  82 }
  83 def MOVZX32rr8 : I<0xB6, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
  84                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
  85                    [(set GR32:$dst, (zext GR8:$src))]>, TB;
  86 def MOVZX32rm8 : I<0xB6, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
  87                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
  88                    [(set GR32:$dst, (zextloadi32i8 addr:$src))]>, TB;
  89 def MOVZX32rr16: I<0xB7, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
  90                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
  91                    [(set GR32:$dst, (zext GR16:$src))]>, TB;
  92 def MOVZX32rm16: I<0xB7, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
  93                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
  94                    [(set GR32:$dst, (zextloadi32i16 addr:$src))]>, TB;
  95
  96 // These are the same as the regular MOVZX32rr8 and MOVZX32rm8
  97 // except that they use GR32_NOREX for the output operand register class
  98 // instead of GR32. This allows them to operate on h registers on x86-64.
  99 def MOVZX32_NOREXrr8 : I<0xB6, MRMSrcReg,
 100                          (outs GR32_NOREX:$dst), (ins GR8:$src),
 101                          "movz{bl|x}\t{$src, $dst|$dst, $src}",
 102                          []>, TB;
 103 let mayLoad = 1 in
 104 def MOVZX32_NOREXrm8 : I<0xB6, MRMSrcMem,
 105                          (outs GR32_NOREX:$dst), (ins i8mem:$src),
 106                          "movz{bl|x}\t{$src, $dst|$dst, $src}",
 107                          []>, TB;
 108
 109 // MOVSX64rr8 always has a REX prefix and it has an 8-bit register
 110 // operand, which makes it a rare instruction with an 8-bit register
 111 // operand that can never access an h register. If support for h registers
 112 // were generalized, this would require a special register class.
 113 def MOVSX64rr8 : RI<0xBE, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 114                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 115                     [(set GR64:$dst, (sext GR8:$src))]>, TB;
 116 def MOVSX64rm8 : RI<0xBE, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 117                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 118                     [(set GR64:$dst, (sextloadi64i8 addr:$src))]>, TB;
 119 def MOVSX64rr16: RI<0xBF, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 120                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 121                     [(set GR64:$dst, (sext GR16:$src))]>, TB;
 122 def MOVSX64rm16: RI<0xBF, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 123                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 124                     [(set GR64:$dst, (sextloadi64i16 addr:$src))]>, TB;
 125 def MOVSX64rr32: RI<0x63, MRMSrcReg, (outs GR64:$dst), (ins GR32:$src),
 126                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 127                     [(set GR64:$dst, (sext GR32:$src))]>;
 128 def MOVSX64rm32: RI<0x63, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 129                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 130                     [(set GR64:$dst, (sextloadi64i32 addr:$src))]>;
 131
 132 // movzbq and movzwq encodings for the disassembler
 133 def MOVZX64rr8_Q : RI<0xB6, MRMSrcReg, (outs GR64:$dst), (ins GR8:$src),
 134                        "movz{bq|x}\t{$src, $dst|$dst, $src}", []>, TB;
 135 def MOVZX64rm8_Q : RI<0xB6, MRMSrcMem, (outs GR64:$dst), (ins i8mem:$src),
 136                        "movz{bq|x}\t{$src, $dst|$dst, $src}", []>, TB;
 137 def MOVZX64rr16_Q : RI<0xB7, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 138                        "movz{wq|x}\t{$src, $dst|$dst, $src}", []>, TB;
 139 def MOVZX64rm16_Q : RI<0xB7, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 140                        "movz{wq|x}\t{$src, $dst|$dst, $src}", []>, TB;
 141
 142 // FIXME: These should be Pat patterns.
 143 let isCodeGenOnly = 1 in {
 144
 145 // Use movzbl instead of movzbq when the destination is a register; it's
 146 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 147 def MOVZX64rr8 : I<0xB6, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 148                    "", [(set GR64:$dst, (zext GR8:$src))]>, TB;
 149 def MOVZX64rm8 : I<0xB6, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 150                    "", [(set GR64:$dst, (zextloadi64i8 addr:$src))]>, TB;
 151 // Use movzwl instead of movzwq when the destination is a register; it's
 152 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 153 def MOVZX64rr16: I<0xB7, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 154                    "", [(set GR64:$dst, (zext GR16:$src))]>, TB;
 155 def MOVZX64rm16: I<0xB7, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 156                    "", [(set GR64:$dst, (zextloadi64i16 addr:$src))]>, TB;
 157
 158 // There's no movzlq instruction, but movl can be used for this purpose, using
 159 // implicit zero-extension. The preferred way to do 32-bit-to-64-bit zero
 160 // extension on x86-64 is to use a SUBREG_TO_REG to utilize implicit
 161 // zero-extension, however this isn't possible when the 32-bit value is
 162 // defined by a truncate or is copied from something where the high bits aren't
 163 // necessarily all zero. In such cases, we fall back to these explicit zext
 164 // instructions.
 165 def MOVZX64rr32 : I<0x89, MRMDestReg, (outs GR64:$dst), (ins GR32:$src),
 166                     "", [(set GR64:$dst, (zext GR32:$src))]>;
 167 def MOVZX64rm32 : I<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 168                     "", [(set GR64:$dst, (zextloadi64i32 addr:$src))]>;
 169
 170
 171 }
 172