lib/Target/ARM/ARMRegisterInfo.td

   1 //===- ARMRegisterInfo.td - ARM Register defs --------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Declarations that describe the ARM register file
  12 //===----------------------------------------------------------------------===//
  13
  14 // Registers are identified with 4-bit ID numbers.
  15 class ARMReg<bits<4> num, string n, list<Register> subregs = []> : Register<n> {
  16   field bits<4> Num;
  17   let Namespace = "ARM";
  18   let SubRegs = subregs;
  19 }
  20
  21 class ARMFReg<bits<6> num, string n> : Register<n> {
  22   field bits<6> Num;
  23   let Namespace = "ARM";
  24 }
  25
  26 // Subregister indices.
  27 let Namespace = "ARM" in {
  28 // Note: Code depends on these having consecutive numbers.
  29 def ssub_0  : SubRegIndex;
  30 def ssub_1  : SubRegIndex;
  31 def ssub_2  : SubRegIndex; // In a Q reg.
  32 def ssub_3  : SubRegIndex;
  33 def ssub_4  : SubRegIndex; // In a QQ reg.
  34 def ssub_5  : SubRegIndex;
  35 def ssub_6  : SubRegIndex;
  36 def ssub_7  : SubRegIndex;
  37 def ssub_8  : SubRegIndex; // In a QQQQ reg.
  38 def ssub_9  : SubRegIndex;
  39 def ssub_10 : SubRegIndex;
  40 def ssub_11 : SubRegIndex;
  41 def ssub_12 : SubRegIndex;
  42 def ssub_13 : SubRegIndex;
  43 def ssub_14 : SubRegIndex;
  44 def ssub_15 : SubRegIndex;
  45
  46 def dsub_0 : SubRegIndex;
  47 def dsub_1 : SubRegIndex;
  48 def dsub_2 : SubRegIndex;
  49 def dsub_3 : SubRegIndex;
  50 def dsub_4 : SubRegIndex;
  51 def dsub_5 : SubRegIndex;
  52 def dsub_6 : SubRegIndex;
  53 def dsub_7 : SubRegIndex;
  54
  55 def qsub_0 : SubRegIndex;
  56 def qsub_1 : SubRegIndex;
  57 def qsub_2 : SubRegIndex;
  58 def qsub_3 : SubRegIndex;
  59
  60 def qqsub_0 : SubRegIndex;
  61 def qqsub_1 : SubRegIndex;
  62 }
  63
  64 // Integer registers
  65 def R0  : ARMReg< 0, "r0">,  DwarfRegNum<[0]>;
  66 def R1  : ARMReg< 1, "r1">,  DwarfRegNum<[1]>;
  67 def R2  : ARMReg< 2, "r2">,  DwarfRegNum<[2]>;
  68 def R3  : ARMReg< 3, "r3">,  DwarfRegNum<[3]>;
  69 def R4  : ARMReg< 4, "r4">,  DwarfRegNum<[4]>;
  70 def R5  : ARMReg< 5, "r5">,  DwarfRegNum<[5]>;
  71 def R6  : ARMReg< 6, "r6">,  DwarfRegNum<[6]>;
  72 def R7  : ARMReg< 7, "r7">,  DwarfRegNum<[7]>;
  73 def R8  : ARMReg< 8, "r8">,  DwarfRegNum<[8]>;
  74 def R9  : ARMReg< 9, "r9">,  DwarfRegNum<[9]>;
  75 def R10 : ARMReg<10, "r10">, DwarfRegNum<[10]>;
  76 def R11 : ARMReg<11, "r11">, DwarfRegNum<[11]>;
  77 def R12 : ARMReg<12, "r12">, DwarfRegNum<[12]>;
  78 def SP  : ARMReg<13, "sp">,  DwarfRegNum<[13]>;
  79 def LR  : ARMReg<14, "lr">,  DwarfRegNum<[14]>;
  80 def PC  : ARMReg<15, "pc">,  DwarfRegNum<[15]>;
  81
  82 // Float registers
  83 def S0  : ARMFReg< 0, "s0">;  def S1  : ARMFReg< 1, "s1">;
  84 def S2  : ARMFReg< 2, "s2">;  def S3  : ARMFReg< 3, "s3">;
  85 def S4  : ARMFReg< 4, "s4">;  def S5  : ARMFReg< 5, "s5">;
  86 def S6  : ARMFReg< 6, "s6">;  def S7  : ARMFReg< 7, "s7">;
  87 def S8  : ARMFReg< 8, "s8">;  def S9  : ARMFReg< 9, "s9">;
  88 def S10 : ARMFReg<10, "s10">; def S11 : ARMFReg<11, "s11">;
  89 def S12 : ARMFReg<12, "s12">; def S13 : ARMFReg<13, "s13">;
  90 def S14 : ARMFReg<14, "s14">; def S15 : ARMFReg<15, "s15">;
  91 def S16 : ARMFReg<16, "s16">; def S17 : ARMFReg<17, "s17">;
  92 def S18 : ARMFReg<18, "s18">; def S19 : ARMFReg<19, "s19">;
  93 def S20 : ARMFReg<20, "s20">; def S21 : ARMFReg<21, "s21">;
  94 def S22 : ARMFReg<22, "s22">; def S23 : ARMFReg<23, "s23">;
  95 def S24 : ARMFReg<24, "s24">; def S25 : ARMFReg<25, "s25">;
  96 def S26 : ARMFReg<26, "s26">; def S27 : ARMFReg<27, "s27">;
  97 def S28 : ARMFReg<28, "s28">; def S29 : ARMFReg<29, "s29">;
  98 def S30 : ARMFReg<30, "s30">; def S31 : ARMFReg<31, "s31">;
  99
 100 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
 101 let SubRegIndices = [ssub_0, ssub_1] in {
 102 def D0  : ARMReg< 0,  "d0", [S0,   S1]>;
 103 def D1  : ARMReg< 1,  "d1", [S2,   S3]>;
 104 def D2  : ARMReg< 2,  "d2", [S4,   S5]>;
 105 def D3  : ARMReg< 3,  "d3", [S6,   S7]>;
 106 def D4  : ARMReg< 4,  "d4", [S8,   S9]>;
 107 def D5  : ARMReg< 5,  "d5", [S10, S11]>;
 108 def D6  : ARMReg< 6,  "d6", [S12, S13]>;
 109 def D7  : ARMReg< 7,  "d7", [S14, S15]>;
 110 def D8  : ARMReg< 8,  "d8", [S16, S17]>;
 111 def D9  : ARMReg< 9,  "d9", [S18, S19]>;
 112 def D10 : ARMReg<10, "d10", [S20, S21]>;
 113 def D11 : ARMReg<11, "d11", [S22, S23]>;
 114 def D12 : ARMReg<12, "d12", [S24, S25]>;
 115 def D13 : ARMReg<13, "d13", [S26, S27]>;
 116 def D14 : ARMReg<14, "d14", [S28, S29]>;
 117 def D15 : ARMReg<15, "d15", [S30, S31]>;
 118 }
 119
 120 // VFP3 defines 16 additional double registers
 121 def D16 : ARMFReg<16, "d16">; def D17 : ARMFReg<17, "d17">;
 122 def D18 : ARMFReg<18, "d18">; def D19 : ARMFReg<19, "d19">;
 123 def D20 : ARMFReg<20, "d20">; def D21 : ARMFReg<21, "d21">;
 124 def D22 : ARMFReg<22, "d22">; def D23 : ARMFReg<23, "d23">;
 125 def D24 : ARMFReg<24, "d24">; def D25 : ARMFReg<25, "d25">;
 126 def D26 : ARMFReg<26, "d26">; def D27 : ARMFReg<27, "d27">;
 127 def D28 : ARMFReg<28, "d28">; def D29 : ARMFReg<29, "d29">;
 128 def D30 : ARMFReg<30, "d30">; def D31 : ARMFReg<31, "d31">;
 129
 130 // Advanced SIMD (NEON) defines 16 quad-word aliases
 131 let SubRegIndices = [dsub_0, dsub_1],
 132  CompositeIndices = [(ssub_2 dsub_1, ssub_0),
 133                      (ssub_3 dsub_1, ssub_1)] in {
 134 def Q0  : ARMReg< 0,  "q0", [D0,   D1]>;
 135 def Q1  : ARMReg< 1,  "q1", [D2,   D3]>;
 136 def Q2  : ARMReg< 2,  "q2", [D4,   D5]>;
 137 def Q3  : ARMReg< 3,  "q3", [D6,   D7]>;
 138 def Q4  : ARMReg< 4,  "q4", [D8,   D9]>;
 139 def Q5  : ARMReg< 5,  "q5", [D10, D11]>;
 140 def Q6  : ARMReg< 6,  "q6", [D12, D13]>;
 141 def Q7  : ARMReg< 7,  "q7", [D14, D15]>;
 142 }
 143 let SubRegIndices = [dsub_0, dsub_1] in {
 144 def Q8  : ARMReg< 8,  "q8", [D16, D17]>;
 145 def Q9  : ARMReg< 9,  "q9", [D18, D19]>;
 146 def Q10 : ARMReg<10, "q10", [D20, D21]>;
 147 def Q11 : ARMReg<11, "q11", [D22, D23]>;
 148 def Q12 : ARMReg<12, "q12", [D24, D25]>;
 149 def Q13 : ARMReg<13, "q13", [D26, D27]>;
 150 def Q14 : ARMReg<14, "q14", [D28, D29]>;
 151 def Q15 : ARMReg<15, "q15", [D30, D31]>;
 152 }
 153
 154 // Pseudo 256-bit registers to represent pairs of Q registers. These should
 155 // never be present in the emitted code.
 156 // These are used for NEON load / store instructions, e.g., vld4, vst3.
 157 // NOTE: It's possible to define more QQ registers since technically the
 158 // starting D register number doesn't have to be multiple of 4, e.g.,
 159 // D1, D2, D3, D4 would be a legal quad, but that would make the subregister
 160 // stuff very messy.
 161 let SubRegIndices = [qsub_0, qsub_1] in {
 162 let CompositeIndices = [(dsub_2 qsub_1, dsub_0), (dsub_3 qsub_1, dsub_1),
 163                         (ssub_4 qsub_1, ssub_0), (ssub_5 qsub_1, ssub_1),
 164                         (ssub_6 qsub_1, ssub_2), (ssub_7 qsub_1, ssub_3)] in {
 165 def QQ0 : ARMReg<0, "qq0", [Q0,  Q1]>;
 166 def QQ1 : ARMReg<1, "qq1", [Q2,  Q3]>;
 167 def QQ2 : ARMReg<2, "qq2", [Q4,  Q5]>;
 168 def QQ3 : ARMReg<3, "qq3", [Q6,  Q7]>;
 169 }
 170 let CompositeIndices = [(dsub_2 qsub_1, dsub_0), (dsub_3 qsub_1, dsub_1)] in {
 171 def QQ4 : ARMReg<4, "qq4", [Q8,  Q9]>;
 172 def QQ5 : ARMReg<5, "qq5", [Q10, Q11]>;
 173 def QQ6 : ARMReg<6, "qq6", [Q12, Q13]>;
 174 def QQ7 : ARMReg<7, "qq7", [Q14, Q15]>;
 175 }
 176 }
 177
 178 // Pseudo 512-bit registers to represent four consecutive Q registers.
 179 let SubRegIndices = [qqsub_0, qqsub_1] in {
 180 let CompositeIndices = [(qsub_2  qqsub_1, qsub_0), (qsub_3  qqsub_1, qsub_1),
 181                         (dsub_4  qqsub_1, dsub_0), (dsub_5  qqsub_1, dsub_1),
 182                         (dsub_6  qqsub_1, dsub_2), (dsub_7  qqsub_1, dsub_3),
 183                         (ssub_8  qqsub_1, ssub_0), (ssub_9  qqsub_1, ssub_1),
 184                         (ssub_10 qqsub_1, ssub_2), (ssub_11 qqsub_1, ssub_3),
 185                         (ssub_12 qqsub_1, ssub_4), (ssub_13 qqsub_1, ssub_5),
 186                         (ssub_14 qqsub_1, ssub_6), (ssub_15 qqsub_1, ssub_7)] in
 187 {
 188 def QQQQ0 : ARMReg<0, "qqqq0", [QQ0, QQ1]>;
 189 def QQQQ1 : ARMReg<1, "qqqq1", [QQ2, QQ3]>;
 190 }
 191 let CompositeIndices = [(qsub_2 qqsub_1, qsub_0), (qsub_3 qqsub_1, qsub_1),
 192                         (dsub_4 qqsub_1, dsub_0), (dsub_5 qqsub_1, dsub_1),
 193                         (dsub_6 qqsub_1, dsub_2), (dsub_7 qqsub_1, dsub_3)] in {
 194 def QQQQ2 : ARMReg<2, "qqqq2", [QQ4, QQ5]>;
 195 def QQQQ3 : ARMReg<3, "qqqq3", [QQ6, QQ7]>;
 196 }
 197 }
 198
 199 // Current Program Status Register.
 200 def CPSR    : ARMReg<0, "cpsr">;
 201 def FPSCR   : ARMReg<1, "fpscr">;
 202 def ITSTATE : ARMReg<2, "itstate">;
 203
 204 // Register classes.
 205 //
 206 // pc  == Program Counter
 207 // lr  == Link Register
 208 // sp  == Stack Pointer
 209 // r12 == ip (scratch)
 210 // r7  == Frame Pointer (thumb-style backtraces)
 211 // r9  == May be reserved as Thread Register
 212 // r11 == Frame Pointer (arm-style backtraces)
 213 // r10 == Stack Limit
 214 //
 215 def GPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R4, R5, R6,
 216                                            R7, R8, R9, R10, R11, R12,
 217                                            SP, LR, PC]> {
 218   let MethodProtos = [{
 219     iterator allocation_order_begin(const MachineFunction &MF) const;
 220     iterator allocation_order_end(const MachineFunction &MF) const;
 221   }];
 222   let MethodBodies = [{
 223     static const unsigned ARM_GPR_AO[] = {
 224       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 225       ARM::R12,ARM::LR,
 226       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 227       ARM::R8, ARM::R9, ARM::R10, ARM::R11 };
 228
 229     // For Thumb1 mode, we don't want to allocate hi regs at all, as we
 230     // don't know how to spill them. If we make our prologue/epilogue code
 231     // smarter at some point, we can go back to using the above allocation
 232     // orders for the Thumb1 instructions that know how to use hi regs.
 233     static const unsigned THUMB_GPR_AO[] = {
 234       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 235       ARM::R4, ARM::R5, ARM::R6, ARM::R7 };
 236
 237     GPRClass::iterator
 238     GPRClass::allocation_order_begin(const MachineFunction &MF) const {
 239       const TargetMachine &TM = MF.getTarget();
 240       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 241       if (Subtarget.isThumb1Only())
 242         return THUMB_GPR_AO;
 243       return ARM_GPR_AO;
 244     }
 245
 246     GPRClass::iterator
 247     GPRClass::allocation_order_end(const MachineFunction &MF) const {
 248       const TargetMachine &TM = MF.getTarget();
 249       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 250       if (Subtarget.isThumb1Only())
 251         return THUMB_GPR_AO + (sizeof(THUMB_GPR_AO)/sizeof(unsigned));
 252       return ARM_GPR_AO + (sizeof(ARM_GPR_AO)/sizeof(unsigned));
 253     }
 254   }];
 255 }
 256
 257 // restricted GPR register class. Many Thumb2 instructions allow the full
 258 // register range for operands, but have undefined behaviours when PC
 259 // or SP (R13 or R15) are used. The ARM ARM refers to these operands
 260 // via the BadReg() pseudo-code description.
 261 def rGPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R4, R5, R6,
 262                                             R7, R8, R9, R10, R11, R12, LR]> {
 263   let MethodProtos = [{
 264     iterator allocation_order_begin(const MachineFunction &MF) const;
 265     iterator allocation_order_end(const MachineFunction &MF) const;
 266   }];
 267   let MethodBodies = [{
 268     static const unsigned ARM_rGPR_AO[] = {
 269       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 270       ARM::R12,ARM::LR,
 271       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 272       ARM::R8, ARM::R9, ARM::R10,
 273       ARM::R11 };
 274
 275     // For Thumb1 mode, we don't want to allocate hi regs at all, as we
 276     // don't know how to spill them. If we make our prologue/epilogue code
 277     // smarter at some point, we can go back to using the above allocation
 278     // orders for the Thumb1 instructions that know how to use hi regs.
 279     static const unsigned THUMB_rGPR_AO[] = {
 280       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 281       ARM::R4, ARM::R5, ARM::R6, ARM::R7 };
 282
 283     rGPRClass::iterator
 284     rGPRClass::allocation_order_begin(const MachineFunction &MF) const {
 285       const TargetMachine &TM = MF.getTarget();
 286       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 287       if (Subtarget.isThumb1Only())
 288         return THUMB_rGPR_AO;
 289       return ARM_rGPR_AO;
 290     }
 291
 292     rGPRClass::iterator
 293     rGPRClass::allocation_order_end(const MachineFunction &MF) const {
 294       const TargetMachine &TM = MF.getTarget();
 295       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 296
 297       if (Subtarget.isThumb1Only())
 298         return THUMB_rGPR_AO + (sizeof(THUMB_rGPR_AO)/sizeof(unsigned));
 299       return ARM_rGPR_AO + (sizeof(ARM_rGPR_AO)/sizeof(unsigned));
 300     }
 301   }];
 302 }
 303
 304 // Thumb registers are R0-R7 normally. Some instructions can still use
 305 // the general GPR register class above (MOV, e.g.)
 306 def tGPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R4, R5, R6, R7]> {}
 307
 308 // For tail calls, we can't use callee-saved registers, as they are restored
 309 // to the saved value before the tail call, which would clobber a call address.
 310 // Note, getMinimalPhysRegClass(R0) returns tGPR because of the names of
 311 // this class and the preceding one(!)  This is what we want.
 312 def tcGPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R9, R12]> {
 313   let MethodProtos = [{
 314     iterator allocation_order_begin(const MachineFunction &MF) const;
 315     iterator allocation_order_end(const MachineFunction &MF) const;
 316   }];
 317   let MethodBodies = [{
 318     // R9 is available.
 319     static const unsigned ARM_GPR_R9_TC[] = {
 320       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 321       ARM::R9, ARM::R12 };
 322     // R9 is not available.
 323     static const unsigned ARM_GPR_NOR9_TC[] = {
 324       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 325       ARM::R12 };
 326
 327     // For Thumb1 mode, we don't want to allocate hi regs at all, as we
 328     // don't know how to spill them. If we make our prologue/epilogue code
 329     // smarter at some point, we can go back to using the above allocation
 330     // orders for the Thumb1 instructions that know how to use hi regs.
 331     static const unsigned THUMB_GPR_AO_TC[] = {
 332       ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 333
 334     tcGPRClass::iterator
 335     tcGPRClass::allocation_order_begin(const MachineFunction &MF) const {
 336       const TargetMachine &TM = MF.getTarget();
 337       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 338       if (Subtarget.isThumb1Only())
 339         return THUMB_GPR_AO_TC;
 340       return Subtarget.isTargetDarwin() ? ARM_GPR_R9_TC : ARM_GPR_NOR9_TC;
 341     }
 342
 343     tcGPRClass::iterator
 344     tcGPRClass::allocation_order_end(const MachineFunction &MF) const {
 345       const TargetMachine &TM = MF.getTarget();
 346       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 347
 348       if (Subtarget.isThumb1Only())
 349         return THUMB_GPR_AO_TC + (sizeof(THUMB_GPR_AO_TC)/sizeof(unsigned));
 350
 351       return Subtarget.isTargetDarwin() ?
 352         ARM_GPR_R9_TC + (sizeof(ARM_GPR_R9_TC)/sizeof(unsigned)) :
 353         ARM_GPR_NOR9_TC + (sizeof(ARM_GPR_NOR9_TC)/sizeof(unsigned));
 354     }
 355   }];
 356 }
 357
 358
 359 // Scalar single precision floating point register class..
 360 def SPR : RegisterClass<"ARM", [f32], 32, [S0, S1, S2, S3, S4, S5, S6, S7, S8,
 361   S9, S10, S11, S12, S13, S14, S15, S16, S17, S18, S19, S20, S21, S22,
 362   S23, S24, S25, S26, S27, S28, S29, S30, S31]>;
 363
 364 // Subset of SPR which can be used as a source of NEON scalars for 16-bit
 365 // operations
 366 def SPR_8 : RegisterClass<"ARM", [f32], 32,
 367                           [S0, S1,  S2,  S3,  S4,  S5,  S6,  S7,
 368                            S8, S9, S10, S11, S12, S13, S14, S15]>;
 369
 370 // Scalar double precision floating point / generic 64-bit vector register
 371 // class.
 372 // ARM requires only word alignment for double. It's more performant if it
 373 // is double-word alignment though.
 374 def DPR : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 375                         [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 376                          D8,  D9,  D10, D11, D12, D13, D14, D15,
 377                          D16, D17, D18, D19, D20, D21, D22, D23,
 378                          D24, D25, D26, D27, D28, D29, D30, D31]> {
 379   let MethodProtos = [{
 380     iterator allocation_order_begin(const MachineFunction &MF) const;
 381     iterator allocation_order_end(const MachineFunction &MF) const;
 382   }];
 383   let MethodBodies = [{
 384     // VFP2 / VFPv3-D16
 385     static const unsigned ARM_DPR_VFP2[] = {
 386       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 387       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 388       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 389       ARM::D12, ARM::D13, ARM::D14, ARM::D15 };
 390     // VFP3: D8-D15 are callee saved and should be allocated last.
 391     // Save other low registers for use as DPR_VFP2 and DPR_8 classes.
 392     static const unsigned ARM_DPR_VFP3[] = {
 393       ARM::D16, ARM::D17, ARM::D18, ARM::D19,
 394       ARM::D20, ARM::D21, ARM::D22, ARM::D23,
 395       ARM::D24, ARM::D25, ARM::D26, ARM::D27,
 396       ARM::D28, ARM::D29, ARM::D30, ARM::D31,
 397       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 398       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 399       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 400       ARM::D12, ARM::D13, ARM::D14, ARM::D15 };
 401
 402     DPRClass::iterator
 403     DPRClass::allocation_order_begin(const MachineFunction &MF) const {
 404       const TargetMachine &TM = MF.getTarget();
 405       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 406       if (Subtarget.hasVFP3() && !Subtarget.hasD16())
 407         return ARM_DPR_VFP3;
 408       return ARM_DPR_VFP2;
 409     }
 410
 411     DPRClass::iterator
 412     DPRClass::allocation_order_end(const MachineFunction &MF) const {
 413       const TargetMachine &TM = MF.getTarget();
 414       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 415       if (Subtarget.hasVFP3() && !Subtarget.hasD16())
 416         return ARM_DPR_VFP3 + (sizeof(ARM_DPR_VFP3)/sizeof(unsigned));
 417       else
 418         return ARM_DPR_VFP2 + (sizeof(ARM_DPR_VFP2)/sizeof(unsigned));
 419     }
 420   }];
 421 }
 422
 423 // Subset of DPR that are accessible with VFP2 (and so that also have
 424 // 32-bit SPR subregs).
 425 def DPR_VFP2 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 426                              [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 427                               D8,  D9,  D10, D11, D12, D13, D14, D15]> {
 428   let SubRegClasses = [(SPR ssub_0, ssub_1)];
 429 }
 430
 431 // Subset of DPR which can be used as a source of NEON scalars for 16-bit
 432 // operations
 433 def DPR_8 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 434                           [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7]> {
 435   let SubRegClasses = [(SPR_8 ssub_0, ssub_1)];
 436 }
 437
 438 // Generic 128-bit vector register class.
 439 def QPR : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64], 128,
 440                         [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7,
 441                          Q8,  Q9,  Q10, Q11, Q12, Q13, Q14, Q15]> {
 442   let SubRegClasses = [(DPR dsub_0, dsub_1)];
 443   let MethodProtos = [{
 444     iterator allocation_order_begin(const MachineFunction &MF) const;
 445     iterator allocation_order_end(const MachineFunction &MF) const;
 446   }];
 447   let MethodBodies = [{
 448     // Q4-Q7 are callee saved and should be allocated last.
 449     // Save other low registers for use as QPR_VFP2 and QPR_8 classes.
 450     static const unsigned ARM_QPR[] = {
 451       ARM::Q8,  ARM::Q9,  ARM::Q10, ARM::Q11,
 452       ARM::Q12, ARM::Q13, ARM::Q14, ARM::Q15,
 453       ARM::Q0,  ARM::Q1,  ARM::Q2,  ARM::Q3,
 454       ARM::Q4,  ARM::Q5,  ARM::Q6,  ARM::Q7 };
 455
 456     QPRClass::iterator
 457     QPRClass::allocation_order_begin(const MachineFunction &MF) const {
 458       return ARM_QPR;
 459     }
 460
 461     QPRClass::iterator
 462     QPRClass::allocation_order_end(const MachineFunction &MF) const {
 463       return ARM_QPR + (sizeof(ARM_QPR)/sizeof(unsigned));
 464     }
 465   }];
 466 }
 467
 468 // Subset of QPR that have 32-bit SPR subregs.
 469 def QPR_VFP2 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 470                              128,
 471                              [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7]> {
 472   let SubRegClasses = [(SPR      ssub_0, ssub_1, ssub_2, ssub_3),
 473                        (DPR_VFP2 dsub_0, dsub_1)];
 474 }
 475
 476 // Subset of QPR that have DPR_8 and SPR_8 subregs.
 477 def QPR_8 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 478                            128,
 479                            [Q0,  Q1,  Q2,  Q3]> {
 480   let SubRegClasses = [(SPR_8 ssub_0, ssub_1, ssub_2, ssub_3),
 481                        (DPR_8 dsub_0, dsub_1)];
 482 }
 483
 484 // Pseudo 256-bit vector register class to model pairs of Q registers
 485 // (4 consecutive D registers).
 486 def QQPR : RegisterClass<"ARM", [v4i64],
 487                          256,
 488                          [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7]> {
 489   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3),
 490                        (QPR qsub_0, qsub_1)];
 491   let MethodProtos = [{
 492     iterator allocation_order_begin(const MachineFunction &MF) const;
 493     iterator allocation_order_end(const MachineFunction &MF) const;
 494   }];
 495   let MethodBodies = [{
 496     // QQ2-QQ3 are callee saved and should be allocated last.
 497     // Save other low registers for use as QPR_VFP2 and QPR_8 classes.
 498     static const unsigned ARM_QQPR[] = {
 499       ARM::QQ4, ARM::QQ5, ARM::QQ6, ARM::QQ7,
 500       ARM::QQ0, ARM::QQ1, ARM::QQ2, ARM::QQ3 };
 501
 502     QQPRClass::iterator
 503     QQPRClass::allocation_order_begin(const MachineFunction &MF) const {
 504       return ARM_QQPR;
 505     }
 506
 507     QQPRClass::iterator
 508     QQPRClass::allocation_order_end(const MachineFunction &MF) const {
 509       return ARM_QQPR + (sizeof(ARM_QQPR)/sizeof(unsigned));
 510     }
 511   }];
 512 }
 513
 514 // Subset of QQPR that have 32-bit SPR subregs.
 515 def QQPR_VFP2 : RegisterClass<"ARM", [v4i64],
 516                               256,
 517                               [QQ0, QQ1, QQ2, QQ3]> {
 518   let SubRegClasses = [(SPR      ssub_0, ssub_1, ssub_2, ssub_3),
 519                        (DPR_VFP2 dsub_0, dsub_1, dsub_2, dsub_3),
 520                        (QPR_VFP2 qsub_0, qsub_1)];
 521
 522 }
 523
 524 // Pseudo 512-bit vector register class to model 4 consecutive Q registers
 525 // (8 consecutive D registers).
 526 def QQQQPR : RegisterClass<"ARM", [v8i64],
 527                          256,
 528                          [QQQQ0, QQQQ1, QQQQ2, QQQQ3]> {
 529   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3,
 530                             dsub_4, dsub_5, dsub_6, dsub_7),
 531                        (QPR qsub_0, qsub_1, qsub_2, qsub_3)];
 532   let MethodProtos = [{
 533     iterator allocation_order_begin(const MachineFunction &MF) const;
 534     iterator allocation_order_end(const MachineFunction &MF) const;
 535   }];
 536   let MethodBodies = [{
 537     // QQQQ1 is callee saved and should be allocated last.
 538     // Save QQQQ0 for use as QPR_VFP2 and QPR_8 classes.
 539     static const unsigned ARM_QQQQPR[] = {
 540       ARM::QQQQ2, ARM::QQQQ3, ARM::QQQQ0, ARM::QQQQ1 };
 541
 542     QQQQPRClass::iterator
 543     QQQQPRClass::allocation_order_begin(const MachineFunction &MF) const {
 544       return ARM_QQQQPR;
 545     }
 546
 547     QQQQPRClass::iterator
 548     QQQQPRClass::allocation_order_end(const MachineFunction &MF) const {
 549       return ARM_QQQQPR + (sizeof(ARM_QQQQPR)/sizeof(unsigned));
 550     }
 551   }];
 552 }
 553
 554 // Condition code registers.
 555 def CCR : RegisterClass<"ARM", [i32], 32, [CPSR]>;