lib/Target/Mips/MipsInstrFPU.td

   1 //===- MipsInstrFPU.td - Mips FPU Instruction Information --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Floating Point Instructions
  16 // ------------------------
  17 // * 64bit fp:
  18 //    - 32 64-bit registers (default mode)
  19 //    - 16 even 32-bit registers (32-bit compatible mode) for
  20 //      single and double access.
  21 // * 32bit fp:
  22 //    - 16 even 32-bit registers - single and double (aliased)
  23 //    - 32 32-bit registers (within single-only mode)
  24 //===----------------------------------------------------------------------===//
  25
  26 // Floating Point Compare and Branch
  27 def SDT_MipsFPBrcond : SDTypeProfile<0, 3, [SDTCisSameAs<0, 2>, SDTCisInt<0>,
  28                                      SDTCisVT<1, OtherVT>]>;
  29 def SDT_MipsFPCmp : SDTypeProfile<1, 3, [SDTCisVT<0, i32>,
  30                                          SDTCisSameAs<1, 2>, SDTCisFP<1>,
  31                                          SDTCisInt<3>]>;
  32 def SDT_MipsFPSelectCC : SDTypeProfile<1, 4, [SDTCisInt<1>, SDTCisInt<4>,
  33                                   SDTCisSameAs<0, 2>, SDTCisSameAs<2, 3>]>;
  34
  35 def MipsFPRound : SDNode<"MipsISD::FPRound", SDTFPRoundOp, [SDNPOptInFlag]>;
  36 def MipsFPBrcond : SDNode<"MipsISD::FPBrcond", SDT_MipsFPBrcond,
  37                           [SDNPHasChain]>;
  38 def MipsFPCmp : SDNode<"MipsISD::FPCmp", SDT_MipsFPCmp>;
  39 def MipsFPSelectCC : SDNode<"MipsISD::FPSelectCC", SDT_MipsFPSelectCC>;
  40
  41 // Operand for printing out a condition code.
  42 let PrintMethod = "printFCCOperand" in
  43   def condcode : Operand<i32>;
  44
  45 //===----------------------------------------------------------------------===//
  46 // Feature predicates.
  47 //===----------------------------------------------------------------------===//
  48
  49 def In32BitMode      : Predicate<"!Subtarget.isFP64bit()">;
  50 def IsSingleFloat    : Predicate<"Subtarget.isSingleFloat()">;
  51 def IsNotSingleFloat : Predicate<"!Subtarget.isSingleFloat()">;
  52 def IsNotMipsI       : Predicate<"!Subtarget.isMips1()">;
  53
  54 //===----------------------------------------------------------------------===//
  55 // Instruction Class Templates
  56 //
  57 // A set of multiclasses is used to address the register usage.
  58 //
  59 // S32 - single precision in 16 32bit even fp registers
  60 //       single precision in 32 32bit fp registers in SingleOnly mode
  61 // S64 - single precision in 32 64bit fp registers (In64BitMode)
  62 // D32 - double precision in 16 32bit even fp registers
  63 // D64 - double precision in 32 64bit fp registers (In64BitMode)
  64 //
  65 // Only S32 and D32 are supported right now.
  66 //===----------------------------------------------------------------------===//
  67
  68 multiclass FFR1_1<bits<6> funct, string asmstr>
  69 {
  70   def _S32 : FFR<0x11, funct, 0x0, (outs FGR32:$fd), (ins FGR32:$fs),
  71       !strconcat(asmstr, ".s $fd, $fs"), []>;
  72
  73   def _D32  : FFR<0x11, funct, 0x1, (outs FGR32:$fd), (ins AFGR64:$fs),
  74       !strconcat(asmstr, ".d $fd, $fs"), []>, Requires<[In32BitMode]>;
  75 }
  76
  77 multiclass FFR1_2<bits<6> funct, string asmstr, SDNode FOp>
  78 {
  79   def _S32 : FFR<0x11, funct, 0x0, (outs FGR32:$fd), (ins FGR32:$fs),
  80                  !strconcat(asmstr, ".s $fd, $fs"),
  81                  [(set FGR32:$fd, (FOp FGR32:$fs))]>;
  82
  83   def _D32  : FFR<0x11, funct, 0x1, (outs AFGR64:$fd), (ins AFGR64:$fs),
  84                  !strconcat(asmstr, ".d $fd, $fs"),
  85                  [(set AFGR64:$fd, (FOp AFGR64:$fs))]>, Requires<[In32BitMode]>;
  86 }
  87
  88 class FFR1_3<bits<6> funct, bits<5> fmt, RegisterClass RcSrc,
  89               RegisterClass RcDst, string asmstr>:
  90   FFR<0x11, funct, fmt, (outs RcSrc:$fd), (ins RcDst:$fs),
  91       !strconcat(asmstr, " $fd, $fs"), []>;
  92
  93
  94 multiclass FFR1_4<bits<6> funct, string asmstr, SDNode FOp> {
  95   def _S32 : FFR<0x11, funct, 0x0, (outs FGR32:$fd),
  96                  (ins FGR32:$fs, FGR32:$ft),
  97                  !strconcat(asmstr, ".s $fd, $fs, $ft"),
  98                  [(set FGR32:$fd, (FOp FGR32:$fs, FGR32:$ft))]>;
  99
 100   def _D32 : FFR<0x11, funct, 0x1, (outs AFGR64:$fd),
 101                  (ins AFGR64:$fs, AFGR64:$ft),
 102                  !strconcat(asmstr, ".d $fd, $fs, $ft"),
 103                  [(set AFGR64:$fd, (FOp AFGR64:$fs, AFGR64:$ft))]>,
 104                  Requires<[In32BitMode]>;
 105 }
 106
 107 //===----------------------------------------------------------------------===//
 108 // Floating Point Instructions
 109 //===----------------------------------------------------------------------===//
 110
 111 let ft = 0 in {
 112   defm FLOOR_W : FFR1_1<0b001111, "floor.w">;
 113   defm CEIL_W  : FFR1_1<0b001110, "ceil.w">;
 114   defm ROUND_W : FFR1_1<0b001100, "round.w">;
 115   defm TRUNC_W : FFR1_1<0b001101, "trunc.w">;
 116   defm CVTW    : FFR1_1<0b100100, "cvt.w">;
 117
 118   defm FABS    : FFR1_2<0b000101, "abs",  fabs>;
 119   defm FNEG    : FFR1_2<0b000111, "neg",  fneg>;
 120   defm FSQRT   : FFR1_2<0b000100, "sqrt", fsqrt>;
 121
 122   /// Convert to Single Precison
 123   def CVTS_W32 : FFR1_3<0b100000, 0x2, FGR32,  FGR32,  "cvt.s.w">;
 124
 125   let Predicates = [IsNotSingleFloat] in {
 126     /// Ceil to long signed integer
 127     def CEIL_LS   : FFR1_3<0b001010, 0x0, FGR32, FGR32, "ceil.l">;
 128     def CEIL_LD   : FFR1_3<0b001010, 0x1, AFGR64, AFGR64, "ceil.l">;
 129
 130     /// Round to long signed integer
 131     def ROUND_LS  : FFR1_3<0b001000, 0x0, FGR32, FGR32, "round.l">;
 132     def ROUND_LD  : FFR1_3<0b001000, 0x1, AFGR64, AFGR64, "round.l">;
 133
 134     /// Floor to long signed integer
 135     def FLOOR_LS  : FFR1_3<0b001011, 0x0, FGR32, FGR32, "floor.l">;
 136     def FLOOR_LD  : FFR1_3<0b001011, 0x1, AFGR64, AFGR64, "floor.l">;
 137
 138     /// Trunc to long signed integer
 139     def TRUNC_LS  : FFR1_3<0b001001, 0x0, FGR32, FGR32, "trunc.l">;
 140     def TRUNC_LD  : FFR1_3<0b001001, 0x1, AFGR64, AFGR64, "trunc.l">;
 141
 142     /// Convert to long signed integer
 143     def CVTL_S    : FFR1_3<0b100101, 0x0, FGR32, FGR32, "cvt.l">;
 144     def CVTL_D    : FFR1_3<0b100101, 0x1, AFGR64, AFGR64, "cvt.l">;
 145
 146     /// Convert to Double Precison
 147     def CVTD_S32 : FFR1_3<0b100001, 0x0, AFGR64, FGR32, "cvt.d.s">;
 148     def CVTD_W32 : FFR1_3<0b100001, 0x2, AFGR64, FGR32, "cvt.d.w">;
 149     def CVTD_L32 : FFR1_3<0b100001, 0x3, AFGR64, AFGR64, "cvt.d.l">;
 150
 151     /// Convert to Single Precison
 152     def CVTS_D32 : FFR1_3<0b100000, 0x1, FGR32, AFGR64, "cvt.s.d">;
 153     def CVTS_L32 : FFR1_3<0b100000, 0x3, FGR32, AFGR64, "cvt.s.l">;
 154   }
 155 }
 156
 157 // The odd-numbered registers are only referenced when doing loads,
 158 // stores, and moves between floating-point and integer registers.
 159 // When defining instructions, we reference all 32-bit registers,
 160 // regardless of register aliasing.
 161 let fd = 0 in {
 162   /// Move Control Registers From/To CPU Registers
 163   def CFC1  : FFR<0x11, 0x0, 0x2, (outs CPURegs:$rt), (ins CCR:$fs),
 164                   "cfc1 $rt, $fs", []>;
 165
 166   def CTC1  : FFR<0x11, 0x0, 0x6, (outs CCR:$rt), (ins CPURegs:$fs),
 167                   "ctc1 $fs, $rt", []>;
 168
 169   def MFC1  : FFR<0x11, 0x00, 0x00, (outs CPURegs:$rt), (ins FGR32:$fs),
 170                   "mfc1 $rt, $fs", []>;
 171
 172   def MTC1  : FFR<0x11, 0x00, 0x04, (outs FGR32:$fs), (ins CPURegs:$rt),
 173                   "mtc1 $rt, $fs", []>;
 174 }
 175
 176 def FMOV_S32 : FFR<0x11, 0b000110, 0x0, (outs FGR32:$fd), (ins FGR32:$fs),
 177                    "mov.s $fd, $fs", []>;
 178 def FMOV_D32 : FFR<0x11, 0b000110, 0x1, (outs AFGR64:$fd), (ins AFGR64:$fs),
 179                    "mov.d $fd, $fs", []>;
 180
 181 /// Floating Point Memory Instructions
 182 let Predicates = [IsNotSingleFloat, IsNotMipsI] in {
 183   def LDC1 : FFI<0b110101, (outs AFGR64:$ft), (ins mem:$addr),
 184                  "ldc1 $ft, $addr", [(set AFGR64:$ft, (load addr:$addr))]>;
 185
 186   def SDC1 : FFI<0b111101, (outs), (ins AFGR64:$ft, mem:$addr),
 187                  "sdc1 $ft, $addr", [(store AFGR64:$ft, addr:$addr)]>;
 188 }
 189
 190 // LWC1 and SWC1 can always be emited with odd registers.
 191 def LWC1  : FFI<0b110001, (outs FGR32:$ft), (ins mem:$addr), "lwc1 $ft, $addr",
 192                [(set FGR32:$ft, (load addr:$addr))]>;
 193 def SWC1  : FFI<0b111001, (outs), (ins FGR32:$ft, mem:$addr), "swc1 $ft, $addr",
 194                [(store FGR32:$ft, addr:$addr)]>;
 195
 196 /// Floating-point Aritmetic
 197 defm FADD : FFR1_4<0x10, "add", fadd>;
 198 defm FDIV : FFR1_4<0x03, "div", fdiv>;
 199 defm FMUL : FFR1_4<0x02, "mul", fmul>;
 200 defm FSUB : FFR1_4<0x01, "sub", fsub>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // Floating Point Branch Codes
 204 //===----------------------------------------------------------------------===//
 205 // Mips branch codes. These correspond to condcode in MipsInstrInfo.h.
 206 // They must be kept in synch.
 207 def MIPS_BRANCH_F  : PatLeaf<(i32 0)>;
 208 def MIPS_BRANCH_T  : PatLeaf<(i32 1)>;
 209 def MIPS_BRANCH_FL : PatLeaf<(i32 2)>;
 210 def MIPS_BRANCH_TL : PatLeaf<(i32 3)>;
 211
 212 /// Floating Point Branch of False/True (Likely)
 213 let isBranch=1, isTerminator=1, hasDelaySlot=1, base=0x8, Uses=[FCR31] in {
 214   class FBRANCH<PatLeaf op, string asmstr> : FFI<0x11, (outs),
 215         (ins brtarget:$dst), !strconcat(asmstr, " $dst"),
 216         [(MipsFPBrcond op, bb:$dst, FCR31)]>;
 217 }
 218 def BC1F  : FBRANCH<MIPS_BRANCH_F,  "bc1f">;
 219 def BC1T  : FBRANCH<MIPS_BRANCH_T,  "bc1t">;
 220 def BC1FL : FBRANCH<MIPS_BRANCH_FL, "bc1fl">;
 221 def BC1TL : FBRANCH<MIPS_BRANCH_TL, "bc1tl">;
 222
 223 //===----------------------------------------------------------------------===//
 224 // Floating Point Flag Conditions
 225 //===----------------------------------------------------------------------===//
 226 // Mips condition codes. They must correspond to condcode in MipsInstrInfo.h.
 227 // They must be kept in synch.
 228 def MIPS_FCOND_F    : PatLeaf<(i32 0)>;
 229 def MIPS_FCOND_UN   : PatLeaf<(i32 1)>;
 230 def MIPS_FCOND_EQ   : PatLeaf<(i32 2)>;
 231 def MIPS_FCOND_UEQ  : PatLeaf<(i32 3)>;
 232 def MIPS_FCOND_OLT  : PatLeaf<(i32 4)>;
 233 def MIPS_FCOND_ULT  : PatLeaf<(i32 5)>;
 234 def MIPS_FCOND_OLE  : PatLeaf<(i32 6)>;
 235 def MIPS_FCOND_ULE  : PatLeaf<(i32 7)>;
 236 def MIPS_FCOND_SF   : PatLeaf<(i32 8)>;
 237 def MIPS_FCOND_NGLE : PatLeaf<(i32 9)>;
 238 def MIPS_FCOND_SEQ  : PatLeaf<(i32 10)>;
 239 def MIPS_FCOND_NGL  : PatLeaf<(i32 11)>;
 240 def MIPS_FCOND_LT   : PatLeaf<(i32 12)>;
 241 def MIPS_FCOND_NGE  : PatLeaf<(i32 13)>;
 242 def MIPS_FCOND_LE   : PatLeaf<(i32 14)>;
 243 def MIPS_FCOND_NGT  : PatLeaf<(i32 15)>;
 244
 245 /// Floating Point Compare
 246 let hasDelaySlot = 1, Defs=[FCR31] in {
 247   def FCMP_S32 : FCC<0x0, (outs), (ins FGR32:$fs, FGR32:$ft, condcode:$cc),
 248       "c.$cc.s $fs, $ft",
 249         [(set FCR31, (MipsFPCmp FGR32:$fs, FGR32:$ft, imm:$cc))]>;
 250
 251   def FCMP_D32 : FCC<0x1, (outs), (ins AFGR64:$fs, AFGR64:$ft, condcode:$cc),
 252       "c.$cc.d $fs, $ft",
 253        [(set FCR31, (MipsFPCmp AFGR64:$fs, AFGR64:$ft, imm:$cc))]>,
 254       Requires<[In32BitMode]>;
 255 }
 256
 257 //===----------------------------------------------------------------------===//
 258 // Floating Point Pseudo-Instructions
 259 //===----------------------------------------------------------------------===//
 260
 261 // For some explanation, see Select_CC at MipsInstrInfo.td. We also embedd a
 262 // condiciton code to enable easy handling by the Custom Inserter.
 263 let usesCustomInserter = 1, Uses=[FCR31] in {
 264   class PseudoFPSelCC<RegisterClass RC, string asmstr> :
 265     MipsPseudo<(outs RC:$dst),
 266                (ins CPURegs:$CmpRes, RC:$T, RC:$F, condcode:$cc), asmstr,
 267                [(set RC:$dst, (MipsFPSelectCC CPURegs:$CmpRes, RC:$T, RC:$F,
 268                  imm:$cc))]>;
 269 }
 270
 271 // The values to be selected are fp but the condition test is with integers.
 272 def Select_CC_S32 : PseudoSelCC<FGR32, "# MipsSelect_CC_S32_f32">;
 273 def Select_CC_D32 : PseudoSelCC<AFGR64, "# MipsSelect_CC_D32_f32">,
 274                     Requires<[In32BitMode]>;
 275
 276 // The values to be selected are int but the condition test is done with fp.
 277 def Select_FCC     : PseudoFPSelCC<CPURegs, "# MipsSelect_FCC">;
 278
 279 // The values to be selected and the condition test is done with fp.
 280 def Select_FCC_S32 : PseudoFPSelCC<FGR32, "# MipsSelect_FCC_S32_f32">;
 281 def Select_FCC_D32 : PseudoFPSelCC<AFGR64, "# MipsSelect_FCC_D32_f32">,
 282                      Requires<[In32BitMode]>;
 283
 284 def MOVCCRToCCR : MipsPseudo<(outs CCR:$dst), (ins CCR:$src),
 285                              "# MOVCCRToCCR", []>;
 286
 287 //===----------------------------------------------------------------------===//
 288 // Floating Point Patterns
 289 //===----------------------------------------------------------------------===//
 290 def fpimm0 : PatLeaf<(fpimm), [{
 291   return N->isExactlyValue(+0.0);
 292 }]>;
 293
 294 def fpimm0neg : PatLeaf<(fpimm), [{
 295   return N->isExactlyValue(-0.0);
 296 }]>;
 297
 298 def : Pat<(f32 fpimm0), (MTC1 ZERO)>;
 299 def : Pat<(f32 fpimm0neg), (FNEG_S32 (MTC1 ZERO))>;
 300
 301 def : Pat<(f32 (sint_to_fp CPURegs:$src)), (CVTS_W32 (MTC1 CPURegs:$src))>;
 302 def : Pat<(f64 (sint_to_fp CPURegs:$src)), (CVTD_W32 (MTC1 CPURegs:$src))>;
 303
 304 def : Pat<(i32 (fp_to_sint FGR32:$src)), (MFC1 (TRUNC_W_S32 FGR32:$src))>;
 305
 306 def : Pat<(i32 (bitconvert FGR32:$src)),  (MFC1 FGR32:$src)>;
 307 def : Pat<(f32 (bitconvert CPURegs:$src)), (MTC1 CPURegs:$src)>;
 308
 309 let Predicates = [In32BitMode] in {
 310   def : Pat<(f32 (fround AFGR64:$src)), (CVTS_D32 AFGR64:$src)>;
 311   def : Pat<(f64 (fextend FGR32:$src)), (CVTD_S32 FGR32:$src)>;
 312 }
 313
 314 // MipsFPRound is only emitted for MipsI targets.
 315 def : Pat<(f32 (MipsFPRound AFGR64:$src)), (CVTW_D32 AFGR64:$src)>;
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