lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107 def AddrMode_i12    : AddrMode<16>;
 108
 109 // Instruction size.
 110 class SizeFlagVal<bits<3> val> {
 111   bits<3> Value = val;
 112 }
 113 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 114 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 115 def Size8Bytes   : SizeFlagVal<2>;
 116 def Size4Bytes   : SizeFlagVal<3>;
 117 def Size2Bytes   : SizeFlagVal<4>;
 118
 119 // Load / store index mode.
 120 class IndexMode<bits<2> val> {
 121   bits<2> Value = val;
 122 }
 123 def IndexModeNone : IndexMode<0>;
 124 def IndexModePre  : IndexMode<1>;
 125 def IndexModePost : IndexMode<2>;
 126 def IndexModeUpd  : IndexMode<3>;
 127
 128 // Instruction execution domain.
 129 class Domain<bits<2> val> {
 130   bits<2> Value = val;
 131 }
 132 def GenericDomain : Domain<0>;
 133 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 134 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 135 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 136
 137 //===----------------------------------------------------------------------===//
 138
 139 // ARM special operands.
 140 //
 141
 142 def CondCodeOperand : AsmOperandClass {
 143   let Name = "CondCode";
 144   let SuperClasses = [];
 145 }
 146
 147 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 148 // register whose default is 0 (no register).
 149 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 150                                      (ops (i32 14), (i32 zero_reg))> {
 151   let PrintMethod = "printPredicateOperand";
 152   let ParserMatchClass = CondCodeOperand;
 153 }
 154
 155 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 156 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 157   string EncoderMethod = "getCCOutOpValue";
 158   let PrintMethod = "printSBitModifierOperand";
 159 }
 160
 161 // Same as cc_out except it defaults to setting CPSR.
 162 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 163   string EncoderMethod = "getCCOutOpValue";
 164   let PrintMethod = "printSBitModifierOperand";
 165 }
 166
 167 // ARM special operands for disassembly only.
 168 //
 169 def setend_op : Operand<i32> {
 170   let PrintMethod = "printSetendOperand";
 171 }
 172
 173 def cps_opt : Operand<i32> {
 174   let PrintMethod = "printCPSOptionOperand";
 175 }
 176
 177 def msr_mask : Operand<i32> {
 178   let PrintMethod = "printMSRMaskOperand";
 179 }
 180
 181 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 182 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 183 def neg_zero : Operand<i32> {
 184   let PrintMethod = "printNegZeroOperand";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188
 189 // ARM Instruction templates.
 190 //
 191
 192 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 193                    Format f, Domain d, string cstr, InstrItinClass itin>
 194   : Instruction {
 195   let Namespace = "ARM";
 196
 197   AddrMode AM = am;
 198   SizeFlagVal SZ = sz;
 199   IndexMode IM = im;
 200   bits<2> IndexModeBits = IM.Value;
 201   Format F = f;
 202   bits<6> Form = F.Value;
 203   Domain D = d;
 204   bit isUnaryDataProc = 0;
 205   bit canXformTo16Bit = 0;
 206
 207   // If this is a pseudo instruction, mark it isCodeGenOnly.
 208   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 209
 210   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 211   let TSFlags{4-0}   = AM.Value;
 212   let TSFlags{7-5}   = SZ.Value;
 213   let TSFlags{9-8}   = IndexModeBits;
 214   let TSFlags{15-10} = Form;
 215   let TSFlags{16}    = isUnaryDataProc;
 216   let TSFlags{17}    = canXformTo16Bit;
 217   let TSFlags{19-18} = D.Value;
 218
 219   let Constraints = cstr;
 220   let Itinerary = itin;
 221 }
 222
 223 class Encoding {
 224   field bits<32> Inst;
 225 }
 226
 227 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 228               Format f, Domain d, string cstr, InstrItinClass itin>
 229   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 230
 231 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 232 // on by adding flavors to specific instructions.
 233 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 234                 Format f, Domain d, string cstr, InstrItinClass itin>
 235   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 236
 237 class PseudoInst<dag oops, dag iops, InstrItinClass itin,
 238                  string asm, list<dag> pattern>
 239   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 240             "", itin> {
 241   let OutOperandList = oops;
 242   let InOperandList = iops;
 243   let AsmString = asm;
 244   let Pattern = pattern;
 245 }
 246
 247 // Almost all ARM instructions are predicable.
 248 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 249         IndexMode im, Format f, InstrItinClass itin,
 250         string opc, string asm, string cstr,
 251         list<dag> pattern>
 252   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 253   bits<4> p;
 254   let Inst{31-28} = p;
 255   let OutOperandList = oops;
 256   let InOperandList = !con(iops, (ins pred:$p));
 257   let AsmString = !strconcat(opc, "${p}", asm);
 258   let Pattern = pattern;
 259   list<Predicate> Predicates = [IsARM];
 260 }
 261
 262 // A few are not predicable
 263 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 264            IndexMode im, Format f, InstrItinClass itin,
 265            string opc, string asm, string cstr,
 266            list<dag> pattern>
 267   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 268   let OutOperandList = oops;
 269   let InOperandList = iops;
 270   let AsmString = !strconcat(opc, asm);
 271   let Pattern = pattern;
 272   let isPredicable = 0;
 273   list<Predicate> Predicates = [IsARM];
 274 }
 275
 276 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 277 // operand since by default it's a zero register. It will become an implicit def
 278 // once it's "flipped".
 279 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 280          IndexMode im, Format f, InstrItinClass itin,
 281          string opc, string asm, string cstr,
 282          list<dag> pattern>
 283   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 284   bits<4> p; // Predicate operand
 285   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 286   let Inst{31-28} = p;
 287   let Inst{20} = s;
 288
 289   let OutOperandList = oops;
 290   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 291   let AsmString = !strconcat(opc, "${s}${p}", asm);
 292   let Pattern = pattern;
 293   list<Predicate> Predicates = [IsARM];
 294 }
 295
 296 // Special cases
 297 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 298          IndexMode im, Format f, InstrItinClass itin,
 299          string asm, string cstr, list<dag> pattern>
 300   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 301   let OutOperandList = oops;
 302   let InOperandList = iops;
 303   let AsmString = asm;
 304   let Pattern = pattern;
 305   list<Predicate> Predicates = [IsARM];
 306 }
 307
 308 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 309          string opc, string asm, list<dag> pattern>
 310   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 311       opc, asm, "", pattern>;
 312 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 313           string opc, string asm, list<dag> pattern>
 314   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 315        opc, asm, "", pattern>;
 316 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 317           string asm, list<dag> pattern>
 318   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 319        asm, "", pattern>;
 320 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 321             string opc, string asm, list<dag> pattern>
 322   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 323          opc, asm, "", pattern>;
 324
 325 // Ctrl flow instructions
 326 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 327           string opc, string asm, list<dag> pattern>
 328   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 329       opc, asm, "", pattern> {
 330   let Inst{27-24} = opcod;
 331 }
 332 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 333            string asm, list<dag> pattern>
 334   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 335        asm, "", pattern> {
 336   let Inst{27-24} = opcod;
 337 }
 338 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 339              string asm, list<dag> pattern>
 340   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 341        asm, "", pattern>;
 342
 343 // BR_JT instructions
 344 class JTI<dag oops, dag iops, InstrItinClass itin,
 345           string asm, list<dag> pattern>
 346   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 347        asm, "", pattern>;
 348
 349 // Atomic load/store instructions
 350 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 351               string opc, string asm, list<dag> pattern>
 352   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 353       opc, asm, "", pattern> {
 354   bits<4> Rt;
 355   bits<4> Rn;
 356   let Inst{27-23} = 0b00011;
 357   let Inst{22-21} = opcod;
 358   let Inst{20}    = 1;
 359   let Inst{19-16} = Rn;
 360   let Inst{15-12} = Rt;
 361   let Inst{11-0}  = 0b111110011111;
 362 }
 363 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 364               string opc, string asm, list<dag> pattern>
 365   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 366       opc, asm, "", pattern> {
 367   bits<4> Rd;
 368   bits<4> Rt;
 369   bits<4> Rn;
 370   let Inst{27-23} = 0b00011;
 371   let Inst{22-21} = opcod;
 372   let Inst{20}    = 0;
 373   let Inst{19-16} = Rn;
 374   let Inst{15-12} = Rd;
 375   let Inst{11-4}  = 0b11111001;
 376   let Inst{3-0}   = Rt;
 377 }
 378 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 379   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 380   bits<4> Rt;
 381   bits<4> Rt2;
 382   bits<4> Rn;
 383   let Inst{27-23} = 0b00010;
 384   let Inst{22} = b;
 385   let Inst{21-20} = 0b00;
 386   let Inst{19-16} = Rn;
 387   let Inst{15-12} = Rt;
 388   let Inst{11-4} = 0b00001001;
 389   let Inst{3-0} = Rt2;
 390 }
 391
 392 // addrmode1 instructions
 393 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 394           string opc, string asm, list<dag> pattern>
 395   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 396       opc, asm, "", pattern> {
 397   let Inst{24-21} = opcod;
 398   let Inst{27-26} = 0b00;
 399 }
 400 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 401            string opc, string asm, list<dag> pattern>
 402   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 403        opc, asm, "", pattern> {
 404   let Inst{24-21} = opcod;
 405   let Inst{27-26} = 0b00;
 406 }
 407 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 408            string asm, list<dag> pattern>
 409   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 410        asm, "", pattern> {
 411   let Inst{24-21} = opcod;
 412   let Inst{27-26} = 0b00;
 413 }
 414 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 415             string opc, string asm, list<dag> pattern>
 416   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 417       opc, asm, "", pattern>;
 418
 419
 420 // addrmode2 loads and stores
 421 class AI2<dag oops, dag iops, Format f, InstrItinClass itin,
 422           string opc, string asm, list<dag> pattern>
 423   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 424       opc, asm, "", pattern> {
 425   let Inst{27-26} = 0b01;
 426 }
 427
 428 // loads
 429
 430 // LDR/LDRB/STR/STRB
 431 class AIldst1<bits<3> op, bit opc22, bit isLd, dag oops, dag iops, AddrMode am,
 432              Format f, InstrItinClass itin, string opc, string asm,
 433              list<dag> pattern>
 434   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 435       "", pattern> {
 436   let Inst{27-25} = op;
 437   let Inst{24} = 1;  // 24 == P
 438   // 23 == U
 439   let Inst{22} = opc22;
 440   let Inst{21} = 0;  // 21 == W
 441   let Inst{20} = isLd;
 442 }
 443 // LDRH/LDRSB/LDRSH/LDRD
 444 class AIldr2<bits<4> op, bit opc22, bit opc20, dag oops, dag iops, AddrMode am,
 445              Format f, InstrItinClass itin, string opc, string asm,
 446              list<dag> pattern>
 447   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 448       "", pattern> {
 449   let Inst{27-25} = 0b000;
 450   let Inst{24} = 1;  // 24 == P
 451   // 23 == U
 452   let Inst{22} = opc22;
 453   let Inst{21} = 0;  // 21 == W
 454   let Inst{20} = opc20;
 455
 456   let Inst{7-4} = op;
 457 }
 458
 459
 460
 461
 462 class AI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 463              string opc, string asm, list<dag> pattern>
 464   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 465       opc, asm, "", pattern> {
 466   let Inst{20}    = 1; // L bit
 467   let Inst{21}    = 0; // W bit
 468   let Inst{22}    = 0; // B bit
 469   let Inst{24}    = 1; // P bit
 470   let Inst{27-26} = 0b01;
 471 }
 472 class AXI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 473               string asm, list<dag> pattern>
 474   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 475        asm, "", pattern> {
 476   let Inst{20}    = 1; // L bit
 477   let Inst{21}    = 0; // W bit
 478   let Inst{22}    = 0; // B bit
 479   let Inst{24}    = 1; // P bit
 480   let Inst{27-26} = 0b01;
 481 }
 482 class AI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 483              string opc, string asm, list<dag> pattern>
 484   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 485       opc, asm, "", pattern> {
 486   let Inst{20}    = 1; // L bit
 487   let Inst{21}    = 0; // W bit
 488   let Inst{22}    = 1; // B bit
 489   let Inst{24}    = 1; // P bit
 490   let Inst{27-26} = 0b01;
 491 }
 492 class AXI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 493               string asm, list<dag> pattern>
 494   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 495        asm, "", pattern> {
 496   let Inst{20}    = 1; // L bit
 497   let Inst{21}    = 0; // W bit
 498   let Inst{22}    = 1; // B bit
 499   let Inst{24}    = 1; // P bit
 500   let Inst{27-26} = 0b01;
 501 }
 502
 503 // stores
 504 class AI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 505              string opc, string asm, list<dag> pattern>
 506   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 507       opc, asm, "", pattern> {
 508   let Inst{20}    = 0; // L bit
 509   let Inst{21}    = 0; // W bit
 510   let Inst{22}    = 0; // B bit
 511   let Inst{24}    = 1; // P bit
 512   let Inst{27-26} = 0b01;
 513 }
 514 class AXI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 515               string asm, list<dag> pattern>
 516   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 517        asm, "", pattern> {
 518   let Inst{20}    = 0; // L bit
 519   let Inst{21}    = 0; // W bit
 520   let Inst{22}    = 0; // B bit
 521   let Inst{24}    = 1; // P bit
 522   let Inst{27-26} = 0b01;
 523 }
 524 class AI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 525              string opc, string asm, list<dag> pattern>
 526   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 527       opc, asm, "", pattern> {
 528   let Inst{20}    = 0; // L bit
 529   let Inst{21}    = 0; // W bit
 530   let Inst{22}    = 1; // B bit
 531   let Inst{24}    = 1; // P bit
 532   let Inst{27-26} = 0b01;
 533 }
 534 class AXI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 535               string asm, list<dag> pattern>
 536   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 537        asm, "", pattern> {
 538   let Inst{20}    = 0; // L bit
 539   let Inst{21}    = 0; // W bit
 540   let Inst{22}    = 1; // B bit
 541   let Inst{24}    = 1; // P bit
 542   let Inst{27-26} = 0b01;
 543 }
 544
 545 // Pre-indexed loads
 546 class AI2ldwpr<dag oops, dag iops, Format f, InstrItinClass itin,
 547                string opc, string asm, string cstr, list<dag> pattern>
 548   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 549       opc, asm, cstr, pattern> {
 550   let Inst{20}    = 1; // L bit
 551   let Inst{21}    = 1; // W bit
 552   let Inst{22}    = 0; // B bit
 553   let Inst{24}    = 1; // P bit
 554   let Inst{27-26} = 0b01;
 555 }
 556 class AI2ldbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 557                string opc, string asm, string cstr, list<dag> pattern>
 558   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 559       opc, asm, cstr, pattern> {
 560   let Inst{20}    = 1; // L bit
 561   let Inst{21}    = 1; // W bit
 562   let Inst{22}    = 1; // B bit
 563   let Inst{24}    = 1; // P bit
 564   let Inst{27-26} = 0b01;
 565 }
 566
 567 // Pre-indexed stores
 568 class AI2stwpr<dag oops, dag iops, Format f, InstrItinClass itin,
 569                string opc, string asm, string cstr, list<dag> pattern>
 570   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 571       opc, asm, cstr, pattern> {
 572   let Inst{20}    = 0; // L bit
 573   let Inst{21}    = 1; // W bit
 574   let Inst{22}    = 0; // B bit
 575   let Inst{24}    = 1; // P bit
 576   let Inst{27-26} = 0b01;
 577 }
 578 class AI2stbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 579                string opc, string asm, string cstr, list<dag> pattern>
 580   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 581       opc, asm, cstr, pattern> {
 582   let Inst{20}    = 0; // L bit
 583   let Inst{21}    = 1; // W bit
 584   let Inst{22}    = 1; // B bit
 585   let Inst{24}    = 1; // P bit
 586   let Inst{27-26} = 0b01;
 587 }
 588
 589 // Post-indexed loads
 590 class AI2ldwpo<dag oops, dag iops, Format f, InstrItinClass itin,
 591                string opc, string asm, string cstr, list<dag> pattern>
 592   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 593       opc, asm, cstr,pattern> {
 594   let Inst{20}    = 1; // L bit
 595   let Inst{21}    = 0; // W bit
 596   let Inst{22}    = 0; // B bit
 597   let Inst{24}    = 0; // P bit
 598   let Inst{27-26} = 0b01;
 599 }
 600 class AI2ldbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 601                string opc, string asm, string cstr, list<dag> pattern>
 602   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 603       opc, asm, cstr,pattern> {
 604   let Inst{20}    = 1; // L bit
 605   let Inst{21}    = 0; // W bit
 606   let Inst{22}    = 1; // B bit
 607   let Inst{24}    = 0; // P bit
 608   let Inst{27-26} = 0b01;
 609 }
 610
 611 // Post-indexed stores
 612 class AI2stwpo<dag oops, dag iops, Format f, InstrItinClass itin,
 613                string opc, string asm, string cstr, list<dag> pattern>
 614   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 615       opc, asm, cstr,pattern> {
 616   let Inst{20}    = 0; // L bit
 617   let Inst{21}    = 0; // W bit
 618   let Inst{22}    = 0; // B bit
 619   let Inst{24}    = 0; // P bit
 620   let Inst{27-26} = 0b01;
 621 }
 622 class AI2stbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 623                string opc, string asm, string cstr, list<dag> pattern>
 624   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 625       opc, asm, cstr,pattern> {
 626   let Inst{20}    = 0; // L bit
 627   let Inst{21}    = 0; // W bit
 628   let Inst{22}    = 1; // B bit
 629   let Inst{24}    = 0; // P bit
 630   let Inst{27-26} = 0b01;
 631 }
 632
 633 // addrmode3 instructions
 634 class AI3<dag oops, dag iops, Format f, InstrItinClass itin,
 635           string opc, string asm, list<dag> pattern>
 636   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 637       opc, asm, "", pattern>;
 638 class AXI3<dag oops, dag iops, Format f, InstrItinClass itin,
 639            string asm, list<dag> pattern>
 640   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 641        asm, "", pattern>;
 642
 643 // loads
 644 class AI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 645              string opc, string asm, list<dag> pattern>
 646   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 647       opc, asm, "", pattern> {
 648   let Inst{4}     = 1;
 649   let Inst{5}     = 1; // H bit
 650   let Inst{6}     = 0; // S bit
 651   let Inst{7}     = 1;
 652   let Inst{20}    = 1; // L bit
 653   let Inst{21}    = 0; // W bit
 654   let Inst{24}    = 1; // P bit
 655   let Inst{27-25} = 0b000;
 656 }
 657 class AXI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 658               string asm, list<dag> pattern>
 659   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 660        asm, "", pattern> {
 661   let Inst{4}     = 1;
 662   let Inst{5}     = 1; // H bit
 663   let Inst{6}     = 0; // S bit
 664   let Inst{7}     = 1;
 665   let Inst{20}    = 1; // L bit
 666   let Inst{21}    = 0; // W bit
 667   let Inst{24}    = 1; // P bit
 668 }
 669 class AI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 670               string opc, string asm, list<dag> pattern>
 671   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 672       opc, asm, "", pattern> {
 673   let Inst{4}     = 1;
 674   let Inst{5}     = 1; // H bit
 675   let Inst{6}     = 1; // S bit
 676   let Inst{7}     = 1;
 677   let Inst{20}    = 1; // L bit
 678   let Inst{21}    = 0; // W bit
 679   let Inst{24}    = 1; // P bit
 680   let Inst{27-25} = 0b000;
 681 }
 682 class AXI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 683                string asm, list<dag> pattern>
 684   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 685        asm, "", pattern> {
 686   let Inst{4}     = 1;
 687   let Inst{5}     = 1; // H bit
 688   let Inst{6}     = 1; // S bit
 689   let Inst{7}     = 1;
 690   let Inst{20}    = 1; // L bit
 691   let Inst{21}    = 0; // W bit
 692   let Inst{24}    = 1; // P bit
 693 }
 694 class AI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 695               string opc, string asm, list<dag> pattern>
 696   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 697       opc, asm, "", pattern> {
 698   let Inst{4}     = 1;
 699   let Inst{5}     = 0; // H bit
 700   let Inst{6}     = 1; // S bit
 701   let Inst{7}     = 1;
 702   let Inst{20}    = 1; // L bit
 703   let Inst{21}    = 0; // W bit
 704   let Inst{24}    = 1; // P bit
 705   let Inst{27-25} = 0b000;
 706 }
 707 class AXI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 708                string asm, list<dag> pattern>
 709   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 710        asm, "", pattern> {
 711   let Inst{4}     = 1;
 712   let Inst{5}     = 0; // H bit
 713   let Inst{6}     = 1; // S bit
 714   let Inst{7}     = 1;
 715   let Inst{20}    = 1; // L bit
 716   let Inst{21}    = 0; // W bit
 717   let Inst{24}    = 1; // P bit
 718 }
 719 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
 720              string opc, string asm, list<dag> pattern>
 721   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 722       opc, asm, "", pattern> {
 723   let Inst{4}     = 1;
 724   let Inst{5}     = 0; // H bit
 725   let Inst{6}     = 1; // S bit
 726   let Inst{7}     = 1;
 727   let Inst{20}    = 0; // L bit
 728   let Inst{21}    = 0; // W bit
 729   let Inst{24}    = 1; // P bit
 730   let Inst{27-25} = 0b000;
 731 }
 732
 733 // stores
 734 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 735              string opc, string asm, list<dag> pattern>
 736   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 737       opc, asm, "", pattern> {
 738   let Inst{4}     = 1;
 739   let Inst{5}     = 1; // H bit
 740   let Inst{6}     = 0; // S bit
 741   let Inst{7}     = 1;
 742   let Inst{20}    = 0; // L bit
 743   let Inst{21}    = 0; // W bit
 744   let Inst{24}    = 1; // P bit
 745   let Inst{27-25} = 0b000;
 746 }
 747 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 748               string asm, list<dag> pattern>
 749   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 750        asm, "", pattern> {
 751   let Inst{4}     = 1;
 752   let Inst{5}     = 1; // H bit
 753   let Inst{6}     = 0; // S bit
 754   let Inst{7}     = 1;
 755   let Inst{20}    = 0; // L bit
 756   let Inst{21}    = 0; // W bit
 757   let Inst{24}    = 1; // P bit
 758 }
 759 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
 760              string opc, string asm, list<dag> pattern>
 761   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 762       opc, asm, "", pattern> {
 763   let Inst{4}     = 1;
 764   let Inst{5}     = 1; // H bit
 765   let Inst{6}     = 1; // S bit
 766   let Inst{7}     = 1;
 767   let Inst{20}    = 0; // L bit
 768   let Inst{21}    = 0; // W bit
 769   let Inst{24}    = 1; // P bit
 770   let Inst{27-25} = 0b000;
 771 }
 772
 773 // Pre-indexed loads
 774 class AI3ldhpr<dag oops, dag iops, Format f, InstrItinClass itin,
 775                string opc, string asm, string cstr, list<dag> pattern>
 776   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 777       opc, asm, cstr, pattern> {
 778   let Inst{4}     = 1;
 779   let Inst{5}     = 1; // H bit
 780   let Inst{6}     = 0; // S bit
 781   let Inst{7}     = 1;
 782   let Inst{20}    = 1; // L bit
 783   let Inst{21}    = 1; // W bit
 784   let Inst{24}    = 1; // P bit
 785   let Inst{27-25} = 0b000;
 786 }
 787 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 788                 string opc, string asm, string cstr, list<dag> pattern>
 789   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 790       opc, asm, cstr, pattern> {
 791   let Inst{4}     = 1;
 792   let Inst{5}     = 1; // H bit
 793   let Inst{6}     = 1; // S bit
 794   let Inst{7}     = 1;
 795   let Inst{20}    = 1; // L bit
 796   let Inst{21}    = 1; // W bit
 797   let Inst{24}    = 1; // P bit
 798   let Inst{27-25} = 0b000;
 799 }
 800 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 801                 string opc, string asm, string cstr, list<dag> pattern>
 802   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 803       opc, asm, cstr, pattern> {
 804   let Inst{4}     = 1;
 805   let Inst{5}     = 0; // H bit
 806   let Inst{6}     = 1; // S bit
 807   let Inst{7}     = 1;
 808   let Inst{20}    = 1; // L bit
 809   let Inst{21}    = 1; // W bit
 810   let Inst{24}    = 1; // P bit
 811   let Inst{27-25} = 0b000;
 812 }
 813 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 814              string opc, string asm, string cstr, list<dag> pattern>
 815   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 816       opc, asm, cstr, pattern> {
 817   let Inst{4}     = 1;
 818   let Inst{5}     = 0; // H bit
 819   let Inst{6}     = 1; // S bit
 820   let Inst{7}     = 1;
 821   let Inst{20}    = 0; // L bit
 822   let Inst{21}    = 1; // W bit
 823   let Inst{24}    = 1; // P bit
 824   let Inst{27-25} = 0b000;
 825 }
 826
 827
 828 // Pre-indexed stores
 829 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 830                string opc, string asm, string cstr, list<dag> pattern>
 831   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 832       opc, asm, cstr, pattern> {
 833   let Inst{4}     = 1;
 834   let Inst{5}     = 1; // H bit
 835   let Inst{6}     = 0; // S bit
 836   let Inst{7}     = 1;
 837   let Inst{20}    = 0; // L bit
 838   let Inst{21}    = 1; // W bit
 839   let Inst{24}    = 1; // P bit
 840   let Inst{27-25} = 0b000;
 841 }
 842 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 843              string opc, string asm, string cstr, list<dag> pattern>
 844   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 845       opc, asm, cstr, pattern> {
 846   let Inst{4}     = 1;
 847   let Inst{5}     = 1; // H bit
 848   let Inst{6}     = 1; // S bit
 849   let Inst{7}     = 1;
 850   let Inst{20}    = 0; // L bit
 851   let Inst{21}    = 1; // W bit
 852   let Inst{24}    = 1; // P bit
 853   let Inst{27-25} = 0b000;
 854 }
 855
 856 // Post-indexed loads
 857 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 858                string opc, string asm, string cstr, list<dag> pattern>
 859   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 860       opc, asm, cstr,pattern> {
 861   let Inst{4}     = 1;
 862   let Inst{5}     = 1; // H bit
 863   let Inst{6}     = 0; // S bit
 864   let Inst{7}     = 1;
 865   let Inst{20}    = 1; // L bit
 866   let Inst{21}    = 0; // W bit
 867   let Inst{24}    = 0; // P bit
 868   let Inst{27-25} = 0b000;
 869 }
 870 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 871                 string opc, string asm, string cstr, list<dag> pattern>
 872   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 873       opc, asm, cstr,pattern> {
 874   let Inst{4}     = 1;
 875   let Inst{5}     = 1; // H bit
 876   let Inst{6}     = 1; // S bit
 877   let Inst{7}     = 1;
 878   let Inst{20}    = 1; // L bit
 879   let Inst{21}    = 0; // W bit
 880   let Inst{24}    = 0; // P bit
 881   let Inst{27-25} = 0b000;
 882 }
 883 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 884                 string opc, string asm, string cstr, list<dag> pattern>
 885   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 886       opc, asm, cstr,pattern> {
 887   let Inst{4}     = 1;
 888   let Inst{5}     = 0; // H bit
 889   let Inst{6}     = 1; // S bit
 890   let Inst{7}     = 1;
 891   let Inst{20}    = 1; // L bit
 892   let Inst{21}    = 0; // W bit
 893   let Inst{24}    = 0; // P bit
 894   let Inst{27-25} = 0b000;
 895 }
 896 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 897              string opc, string asm, string cstr, list<dag> pattern>
 898   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 899       opc, asm, cstr, pattern> {
 900   let Inst{4}     = 1;
 901   let Inst{5}     = 0; // H bit
 902   let Inst{6}     = 1; // S bit
 903   let Inst{7}     = 1;
 904   let Inst{20}    = 0; // L bit
 905   let Inst{21}    = 0; // W bit
 906   let Inst{24}    = 0; // P bit
 907   let Inst{27-25} = 0b000;
 908 }
 909
 910 // Post-indexed stores
 911 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 912                string opc, string asm, string cstr, list<dag> pattern>
 913   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 914       opc, asm, cstr,pattern> {
 915   let Inst{4}     = 1;
 916   let Inst{5}     = 1; // H bit
 917   let Inst{6}     = 0; // S bit
 918   let Inst{7}     = 1;
 919   let Inst{20}    = 0; // L bit
 920   let Inst{21}    = 0; // W bit
 921   let Inst{24}    = 0; // P bit
 922   let Inst{27-25} = 0b000;
 923 }
 924 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 925              string opc, string asm, string cstr, list<dag> pattern>
 926   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 927       opc, asm, cstr, pattern> {
 928   let Inst{4}     = 1;
 929   let Inst{5}     = 1; // H bit
 930   let Inst{6}     = 1; // S bit
 931   let Inst{7}     = 1;
 932   let Inst{20}    = 0; // L bit
 933   let Inst{21}    = 0; // W bit
 934   let Inst{24}    = 0; // P bit
 935   let Inst{27-25} = 0b000;
 936 }
 937
 938 // addrmode4 instructions
 939 class AXI4ld<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 940              string asm, string cstr, list<dag> pattern>
 941   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 942        asm, cstr, pattern> {
 943   bits<16> dsts;
 944   let Inst{20}    = 1; // L bit
 945   let Inst{22}    = 0; // S bit
 946   let Inst{27-25} = 0b100;
 947   let Inst{15-0}  = dsts;
 948 }
 949 class AXI4st<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 950              string asm, string cstr, list<dag> pattern>
 951   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 952        asm, cstr, pattern> {
 953   bits<16> srcs;
 954   let Inst{20}    = 0; // L bit
 955   let Inst{22}    = 0; // S bit
 956   let Inst{27-25} = 0b100;
 957   let Inst{15-0}  = srcs;
 958 }
 959
 960 // Unsigned multiply, multiply-accumulate instructions.
 961 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 962              string opc, string asm, list<dag> pattern>
 963   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 964       opc, asm, "", pattern> {
 965   let Inst{7-4}   = 0b1001;
 966   let Inst{20}    = 0; // S bit
 967   let Inst{27-21} = opcod;
 968 }
 969 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 970               string opc, string asm, list<dag> pattern>
 971   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 972        opc, asm, "", pattern> {
 973   let Inst{7-4}   = 0b1001;
 974   let Inst{27-21} = opcod;
 975 }
 976
 977 // Most significant word multiply
 978 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 979              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 980   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 981       opc, asm, "", pattern> {
 982   bits<4> Rd;
 983   bits<4> Rn;
 984   bits<4> Rm;
 985   let Inst{7-4}   = opc7_4;
 986   let Inst{20}    = 1;
 987   let Inst{27-21} = opcod;
 988   let Inst{19-16} = Rd;
 989   let Inst{11-8}  = Rm;
 990   let Inst{3-0}   = Rn;
 991 }
 992 // MSW multiple w/ Ra operand
 993 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 994               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 995   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 996   bits<4> Ra;
 997   let Inst{15-12} = Ra;
 998 }
 999
1000 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
1001 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1002               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1003   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
1004       opc, asm, "", pattern> {
1005   bits<4> Rn;
1006   bits<4> Rm;
1007   let Inst{4}     = 0;
1008   let Inst{7}     = 1;
1009   let Inst{20}    = 0;
1010   let Inst{27-21} = opcod;
1011   let Inst{6-5}   = bit6_5;
1012   let Inst{11-8}  = Rm;
1013   let Inst{3-0}   = Rn;
1014 }
1015 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1016               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1017   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1018   bits<4> Rd;
1019   let Inst{19-16} = Rd;
1020 }
1021
1022 // AMulxyI with Ra operand
1023 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1024               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1025   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1026   bits<4> Ra;
1027   let Inst{15-12} = Ra;
1028 }
1029 // SMLAL*
1030 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1031               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1032   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1033   bits<4> RdLo;
1034   bits<4> RdHi;
1035   let Inst{19-16} = RdHi;
1036   let Inst{15-12} = RdLo;
1037 }
1038
1039 // Extend instructions.
1040 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
1041             string opc, string asm, list<dag> pattern>
1042   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
1043       opc, asm, "", pattern> {
1044   // All AExtI instructions have Rd and Rm register operands.
1045   bits<4> Rd;
1046   bits<4> Rm;
1047   let Inst{15-12} = Rd;
1048   let Inst{3-0}   = Rm;
1049   let Inst{7-4}   = 0b0111;
1050   let Inst{9-8}   = 0b00;
1051   let Inst{27-20} = opcod;
1052 }
1053
1054 // Misc Arithmetic instructions.
1055 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
1056                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1057   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
1058       opc, asm, "", pattern> {
1059   bits<4> Rd;
1060   bits<4> Rm;
1061   let Inst{27-20} = opcod;
1062   let Inst{19-16} = 0b1111;
1063   let Inst{15-12} = Rd;
1064   let Inst{11-8}  = 0b1111;
1065   let Inst{7-4}   = opc7_4;
1066   let Inst{3-0}   = Rm;
1067 }
1068
1069 // PKH instructions
1070 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
1071             string opc, string asm, list<dag> pattern>
1072   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
1073       opc, asm, "", pattern> {
1074   bits<4> Rd;
1075   bits<4> Rn;
1076   bits<4> Rm;
1077   bits<8> sh;
1078   let Inst{27-20} = opcod;
1079   let Inst{19-16} = Rn;
1080   let Inst{15-12} = Rd;
1081   let Inst{11-7}  = sh{7-3};
1082   let Inst{6}     = tb;
1083   let Inst{5-4}   = 0b01;
1084   let Inst{3-0}   = Rm;
1085 }
1086
1087 //===----------------------------------------------------------------------===//
1088
1089 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
1090 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
1091   list<Predicate> Predicates = [IsARM];
1092 }
1093 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
1094   list<Predicate> Predicates = [IsARM, HasV5TE];
1095 }
1096 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
1097   list<Predicate> Predicates = [IsARM, HasV6];
1098 }
1099
1100 //===----------------------------------------------------------------------===//
1101 //
1102 // Thumb Instruction Format Definitions.
1103 //
1104
1105 // TI - Thumb instruction.
1106
1107 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1108              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1109   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1110   let OutOperandList = oops;
1111   let InOperandList = iops;
1112   let AsmString = asm;
1113   let Pattern = pattern;
1114   list<Predicate> Predicates = [IsThumb];
1115 }
1116
1117 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
1118   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1119
1120 // Two-address instructions
1121 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
1122           list<dag> pattern>
1123   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
1124            pattern>;
1125
1126 // tBL, tBX 32-bit instructions
1127 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
1128            dag oops, dag iops, InstrItinClass itin, string asm,
1129            list<dag> pattern>
1130     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
1131       Encoding {
1132   let Inst{31-27} = opcod1;
1133   let Inst{15-14} = opcod2;
1134   let Inst{12}    = opcod3;
1135 }
1136
1137 // BR_JT instructions
1138 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
1139            list<dag> pattern>
1140   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1141
1142 // Thumb1 only
1143 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1144               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1145   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1146   let OutOperandList = oops;
1147   let InOperandList = iops;
1148   let AsmString = asm;
1149   let Pattern = pattern;
1150   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1151 }
1152
1153 class T1I<dag oops, dag iops, InstrItinClass itin,
1154           string asm, list<dag> pattern>
1155   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1156 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
1157             string asm, list<dag> pattern>
1158   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1159 class T1JTI<dag oops, dag iops, InstrItinClass itin,
1160             string asm, list<dag> pattern>
1161   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1162
1163 // Two-address instructions
1164 class T1It<dag oops, dag iops, InstrItinClass itin,
1165            string asm, string cstr, list<dag> pattern>
1166   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
1167             asm, cstr, pattern>;
1168
1169 // Thumb1 instruction that can either be predicated or set CPSR.
1170 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1171                InstrItinClass itin,
1172                string opc, string asm, string cstr, list<dag> pattern>
1173   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1174   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1175   let InOperandList = !con(iops, (ins pred:$p));
1176   let AsmString = !strconcat(opc, "${s}${p}", asm);
1177   let Pattern = pattern;
1178   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1179 }
1180
1181 class T1sI<dag oops, dag iops, InstrItinClass itin,
1182            string opc, string asm, list<dag> pattern>
1183   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1184
1185 // Two-address instructions
1186 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1187             string opc, string asm, list<dag> pattern>
1188   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1189              "$lhs = $dst", pattern>;
1190
1191 // Thumb1 instruction that can be predicated.
1192 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1193                InstrItinClass itin,
1194                string opc, string asm, string cstr, list<dag> pattern>
1195   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1196   let OutOperandList = oops;
1197   let InOperandList = !con(iops, (ins pred:$p));
1198   let AsmString = !strconcat(opc, "${p}", asm);
1199   let Pattern = pattern;
1200   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1201 }
1202
1203 class T1pI<dag oops, dag iops, InstrItinClass itin,
1204            string opc, string asm, list<dag> pattern>
1205   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1206
1207 // Two-address instructions
1208 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1209             string opc, string asm, list<dag> pattern>
1210   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1211              "$lhs = $dst", pattern>;
1212
1213 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1214             string opc, string asm, list<dag> pattern>
1215   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1216 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1217             string opc, string asm, list<dag> pattern>
1218   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1219 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1220             string opc, string asm, list<dag> pattern>
1221   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1222 class T1pIs<dag oops, dag iops,
1223             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1224   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1225
1226 class Encoding16 : Encoding {
1227   let Inst{31-16} = 0x0000;
1228 }
1229
1230 // A6.2 16-bit Thumb instruction encoding
1231 class T1Encoding<bits<6> opcode> : Encoding16 {
1232   let Inst{15-10} = opcode;
1233 }
1234
1235 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1236 class T1General<bits<5> opcode> : Encoding16 {
1237   let Inst{15-14} = 0b00;
1238   let Inst{13-9} = opcode;
1239 }
1240
1241 // A6.2.2 Data-processing encoding.
1242 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1243   let Inst{15-10} = 0b010000;
1244   let Inst{9-6} = opcode;
1245 }
1246
1247 // A6.2.3 Special data instructions and branch and exchange encoding.
1248 class T1Special<bits<4> opcode> : Encoding16 {
1249   let Inst{15-10} = 0b010001;
1250   let Inst{9-6} = opcode;
1251 }
1252
1253 // A6.2.4 Load/store single data item encoding.
1254 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1255   let Inst{15-12} = opA;
1256   let Inst{11-9}  = opB;
1257 }
1258 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1259 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1260 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1261 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1262 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1263
1264 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1265 class T1Misc<bits<7> opcode> : Encoding16 {
1266   let Inst{15-12} = 0b1011;
1267   let Inst{11-5} = opcode;
1268 }
1269
1270 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1271 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1272               InstrItinClass itin,
1273               string opc, string asm, string cstr, list<dag> pattern>
1274   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1275   let OutOperandList = oops;
1276   let InOperandList = !con(iops, (ins pred:$p));
1277   let AsmString = !strconcat(opc, "${p}", asm);
1278   let Pattern = pattern;
1279   list<Predicate> Predicates = [IsThumb2];
1280 }
1281
1282 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1283 // input operand since by default it's a zero register. It will become an
1284 // implicit def once it's "flipped".
1285 //
1286 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1287 // more consistent.
1288 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1289                InstrItinClass itin,
1290                string opc, string asm, string cstr, list<dag> pattern>
1291   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1292   let OutOperandList = oops;
1293   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1294   let AsmString = !strconcat(opc, "${s}${p}", asm);
1295   let Pattern = pattern;
1296   list<Predicate> Predicates = [IsThumb2];
1297 }
1298
1299 // Special cases
1300 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1301                InstrItinClass itin,
1302                string asm, string cstr, list<dag> pattern>
1303   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1304   let OutOperandList = oops;
1305   let InOperandList = iops;
1306   let AsmString = asm;
1307   let Pattern = pattern;
1308   list<Predicate> Predicates = [IsThumb2];
1309 }
1310
1311 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1312               InstrItinClass itin,
1313               string asm, string cstr, list<dag> pattern>
1314   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1315   let OutOperandList = oops;
1316   let InOperandList = iops;
1317   let AsmString = asm;
1318   let Pattern = pattern;
1319   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1320 }
1321
1322 class T2I<dag oops, dag iops, InstrItinClass itin,
1323           string opc, string asm, list<dag> pattern>
1324   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1325 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1326              string opc, string asm, list<dag> pattern>
1327   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1328 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1329             string opc, string asm, list<dag> pattern>
1330   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1331 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1332             string opc, string asm, list<dag> pattern>
1333   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1334 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1335             string opc, string asm, list<dag> pattern>
1336   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1337 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1338               string opc, string asm, list<dag> pattern>
1339   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1340             pattern> {
1341   let Inst{31-27} = 0b11101;
1342   let Inst{26-25} = 0b00;
1343   let Inst{24}    = P;
1344   let Inst{23}    = ?; // The U bit.
1345   let Inst{22}    = 1;
1346   let Inst{21}    = W;
1347   let Inst{20}    = load;
1348 }
1349
1350 class T2sI<dag oops, dag iops, InstrItinClass itin,
1351            string opc, string asm, list<dag> pattern>
1352   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1353
1354 class T2XI<dag oops, dag iops, InstrItinClass itin,
1355            string asm, list<dag> pattern>
1356   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1357 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1358             string asm, list<dag> pattern>
1359   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1360
1361 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1362             string opc, string asm, list<dag> pattern>
1363   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1364
1365 // Two-address instructions
1366 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1367             string asm, string cstr, list<dag> pattern>
1368   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1369
1370 // T2Iidxldst - Thumb2 indexed load / store instructions.
1371 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1372                  dag oops, dag iops,
1373                  AddrMode am, IndexMode im, InstrItinClass itin,
1374                  string opc, string asm, string cstr, list<dag> pattern>
1375   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1376   let OutOperandList = oops;
1377   let InOperandList = !con(iops, (ins pred:$p));
1378   let AsmString = !strconcat(opc, "${p}", asm);
1379   let Pattern = pattern;
1380   list<Predicate> Predicates = [IsThumb2];
1381   let Inst{31-27} = 0b11111;
1382   let Inst{26-25} = 0b00;
1383   let Inst{24}    = signed;
1384   let Inst{23}    = 0;
1385   let Inst{22-21} = opcod;
1386   let Inst{20}    = load;
1387   let Inst{11}    = 1;
1388   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1389   let Inst{10}    = pre; // The P bit.
1390   let Inst{8}     = 1; // The W bit.
1391 }
1392
1393 // Helper class for disassembly only
1394 // A6.3.16 & A6.3.17
1395 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1396 class T2I_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops, dag iops,
1397              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1398   : T2I<oops, iops, itin, opc, asm, pattern> {
1399   let Inst{31-27} = 0b11111;
1400   let Inst{26-24} = 0b011;
1401   let Inst{23}    = long;
1402   let Inst{22-20} = op22_20;
1403   let Inst{7-4}   = op7_4;
1404 }
1405
1406 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1407 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1408   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1409 }
1410
1411 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1412 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1413   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1414 }
1415
1416 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1417 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1418   list<Predicate> Predicates = [IsThumb2];
1419 }
1420
1421 //===----------------------------------------------------------------------===//
1422
1423 //===----------------------------------------------------------------------===//
1424 // ARM VFP Instruction templates.
1425 //
1426
1427 // Almost all VFP instructions are predicable.
1428 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1429            IndexMode im, Format f, InstrItinClass itin,
1430            string opc, string asm, string cstr, list<dag> pattern>
1431   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1432   bits<4> p;
1433   let Inst{31-28} = p;
1434   let OutOperandList = oops;
1435   let InOperandList = !con(iops, (ins pred:$p));
1436   let AsmString = !strconcat(opc, "${p}", asm);
1437   let Pattern = pattern;
1438   list<Predicate> Predicates = [HasVFP2];
1439 }
1440
1441 // Special cases
1442 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1443             IndexMode im, Format f, InstrItinClass itin,
1444             string asm, string cstr, list<dag> pattern>
1445   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1446   let OutOperandList = oops;
1447   let InOperandList = iops;
1448   let AsmString = asm;
1449   let Pattern = pattern;
1450   list<Predicate> Predicates = [HasVFP2];
1451 }
1452
1453 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1454             string opc, string asm, list<dag> pattern>
1455   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1456          opc, asm, "", pattern>;
1457
1458 // ARM VFP addrmode5 loads and stores
1459 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1460            InstrItinClass itin,
1461            string opc, string asm, list<dag> pattern>
1462   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1463          VFPLdStFrm, itin, opc, asm, "", pattern> {
1464   // TODO: Mark the instructions with the appropriate subtarget info.
1465   let Inst{27-24} = opcod1;
1466   let Inst{21-20} = opcod2;
1467   let Inst{11-9}  = 0b101;
1468   let Inst{8}     = 1;          // Double precision
1469
1470   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1471   let D = VFPNeonDomain;
1472 }
1473
1474 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1475            InstrItinClass itin,
1476            string opc, string asm, list<dag> pattern>
1477   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1478          VFPLdStFrm, itin, opc, asm, "", pattern> {
1479   // TODO: Mark the instructions with the appropriate subtarget info.
1480   let Inst{27-24} = opcod1;
1481   let Inst{21-20} = opcod2;
1482   let Inst{11-9}  = 0b101;
1483   let Inst{8}     = 0;          // Single precision
1484 }
1485
1486 // VFP Load / store multiple pseudo instructions.
1487 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1488                      list<dag> pattern>
1489   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1490             cstr, itin> {
1491   let OutOperandList = oops;
1492   let InOperandList = !con(iops, (ins pred:$p));
1493   let Pattern = pattern;
1494   list<Predicate> Predicates = [HasVFP2];
1495 }
1496
1497 // Load / store multiple
1498 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1499             string asm, string cstr, list<dag> pattern>
1500   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1501           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1502   // TODO: Mark the instructions with the appropriate subtarget info.
1503   let Inst{27-25} = 0b110;
1504   let Inst{11-9}  = 0b101;
1505   let Inst{8}     = 1;          // Double precision
1506
1507   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1508   let D = VFPNeonDomain;
1509 }
1510
1511 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1512             string asm, string cstr, list<dag> pattern>
1513   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1514           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1515   // TODO: Mark the instructions with the appropriate subtarget info.
1516   let Inst{27-25} = 0b110;
1517   let Inst{11-9}  = 0b101;
1518   let Inst{8}     = 0;          // Single precision
1519 }
1520
1521 // Double precision, unary
1522 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1523            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1524            string asm, list<dag> pattern>
1525   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1526   // Instruction operands.
1527   bits<5> Dd;
1528   bits<5> Dm;
1529
1530   // Encode instruction operands.
1531   let Inst{3-0}   = Dm{3-0};
1532   let Inst{5}     = Dm{4};
1533   let Inst{15-12} = Dd{3-0};
1534   let Inst{22}    = Dd{4};
1535
1536   let Inst{27-23} = opcod1;
1537   let Inst{21-20} = opcod2;
1538   let Inst{19-16} = opcod3;
1539   let Inst{11-9}  = 0b101;
1540   let Inst{8}     = 1;          // Double precision
1541   let Inst{7-6}   = opcod4;
1542   let Inst{4}     = opcod5;
1543 }
1544
1545 // Double precision, binary
1546 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1547            dag iops, InstrItinClass itin, string opc, string asm,
1548            list<dag> pattern>
1549   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1550   // Instruction operands.
1551   bits<5> Dd;
1552   bits<5> Dn;
1553   bits<5> Dm;
1554
1555   // Encode instruction operands.
1556   let Inst{3-0}   = Dm{3-0};
1557   let Inst{5}     = Dm{4};
1558   let Inst{19-16} = Dn{3-0};
1559   let Inst{7}     = Dn{4};
1560   let Inst{15-12} = Dd{3-0};
1561   let Inst{22}    = Dd{4};
1562
1563   let Inst{27-23} = opcod1;
1564   let Inst{21-20} = opcod2;
1565   let Inst{11-9}  = 0b101;
1566   let Inst{8}     = 1;          // Double precision
1567   let Inst{6}     = op6;
1568   let Inst{4}     = op4;
1569 }
1570
1571 // Double precision, binary, VML[AS] (for additional predicate)
1572 class ADbI_vmlX<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1573            dag iops, InstrItinClass itin, string opc, string asm,
1574            list<dag> pattern>
1575   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1576   // Instruction operands.
1577   bits<5> Dd;
1578   bits<5> Dn;
1579   bits<5> Dm;
1580
1581   // Encode instruction operands.
1582   let Inst{19-16} = Dn{3-0};
1583   let Inst{7}     = Dn{4};
1584   let Inst{15-12} = Dd{3-0};
1585   let Inst{22}    = Dd{4};
1586   let Inst{3-0}   = Dm{3-0};
1587   let Inst{5}     = Dm{4};
1588
1589   let Inst{27-23} = opcod1;
1590   let Inst{21-20} = opcod2;
1591   let Inst{11-9}  = 0b101;
1592   let Inst{8}     = 1;          // Double precision
1593   let Inst{6}     = op6;
1594   let Inst{4}     = op4;
1595   list<Predicate> Predicates = [HasVFP2, UseVMLx];
1596 }
1597
1598 // Single precision, unary
1599 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1600            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1601            string asm, list<dag> pattern>
1602   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1603   // Instruction operands.
1604   bits<5> Sd;
1605   bits<5> Sm;
1606
1607   // Encode instruction operands.
1608   let Inst{3-0}   = Sm{4-1};
1609   let Inst{5}     = Sm{0};
1610   let Inst{15-12} = Sd{4-1};
1611   let Inst{22}    = Sd{0};
1612
1613   let Inst{27-23} = opcod1;
1614   let Inst{21-20} = opcod2;
1615   let Inst{19-16} = opcod3;
1616   let Inst{11-9}  = 0b101;
1617   let Inst{8}     = 0;          // Single precision
1618   let Inst{7-6}   = opcod4;
1619   let Inst{4}     = opcod5;
1620 }
1621
1622 // Single precision unary, if no NEON
1623 // Same as ASuI except not available if NEON is enabled
1624 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1625             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1626             string asm, list<dag> pattern>
1627   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1628          pattern> {
1629   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1630 }
1631
1632 // Single precision, binary
1633 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1634            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1635   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1636   // Instruction operands.
1637   bits<5> Sd;
1638   bits<5> Sn;
1639   bits<5> Sm;
1640
1641   // Encode instruction operands.
1642   let Inst{3-0}   = Sm{4-1};
1643   let Inst{5}     = Sm{0};
1644   let Inst{19-16} = Sn{4-1};
1645   let Inst{7}     = Sn{0};
1646   let Inst{15-12} = Sd{4-1};
1647   let Inst{22}    = Sd{0};
1648
1649   let Inst{27-23} = opcod1;
1650   let Inst{21-20} = opcod2;
1651   let Inst{11-9}  = 0b101;
1652   let Inst{8}     = 0;          // Single precision
1653   let Inst{6}     = op6;
1654   let Inst{4}     = op4;
1655 }
1656
1657 // Single precision binary, if no NEON
1658 // Same as ASbI except not available if NEON is enabled
1659 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1660             dag iops, InstrItinClass itin, string opc, string asm,
1661             list<dag> pattern>
1662   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1663   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1664
1665   // Instruction operands.
1666   bits<5> Sd;
1667   bits<5> Sn;
1668   bits<5> Sm;
1669
1670   // Encode instruction operands.
1671   let Inst{3-0}   = Sm{4-1};
1672   let Inst{5}     = Sm{0};
1673   let Inst{19-16} = Sn{4-1};
1674   let Inst{7}     = Sn{0};
1675   let Inst{15-12} = Sd{4-1};
1676   let Inst{22}    = Sd{0};
1677 }
1678
1679 // VFP conversion instructions
1680 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1681                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1682                list<dag> pattern>
1683   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1684   let Inst{27-23} = opcod1;
1685   let Inst{21-20} = opcod2;
1686   let Inst{19-16} = opcod3;
1687   let Inst{11-8}  = opcod4;
1688   let Inst{6}     = 1;
1689   let Inst{4}     = 0;
1690 }
1691
1692 // VFP conversion between floating-point and fixed-point
1693 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1694                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1695                 list<dag> pattern>
1696   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1697   // size (fixed-point number): sx == 0 ? 16 : 32
1698   let Inst{7} = op5; // sx
1699 }
1700
1701 // VFP conversion instructions, if no NEON
1702 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1703                 dag oops, dag iops, InstrItinClass itin,
1704                 string opc, string asm, list<dag> pattern>
1705   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1706              pattern> {
1707   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1708 }
1709
1710 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1711                InstrItinClass itin,
1712                string opc, string asm, list<dag> pattern>
1713   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1714   let Inst{27-20} = opcod1;
1715   let Inst{11-8}  = opcod2;
1716   let Inst{4}     = 1;
1717 }
1718
1719 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1720                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1721   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1722
1723 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1724                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1725   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1726
1727 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1728                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1729   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1730
1731 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1732                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1733   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1734
1735 //===----------------------------------------------------------------------===//
1736
1737 //===----------------------------------------------------------------------===//
1738 // ARM NEON Instruction templates.
1739 //
1740
1741 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1742             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1743             list<dag> pattern>
1744   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1745   let OutOperandList = oops;
1746   let InOperandList = !con(iops, (ins pred:$p));
1747   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1748   let Pattern = pattern;
1749   list<Predicate> Predicates = [HasNEON];
1750 }
1751
1752 // Same as NeonI except it does not have a "data type" specifier.
1753 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1754              InstrItinClass itin, string opc, string asm, string cstr,
1755              list<dag> pattern>
1756   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1757   let OutOperandList = oops;
1758   let InOperandList = !con(iops, (ins pred:$p));
1759   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1760   let Pattern = pattern;
1761   list<Predicate> Predicates = [HasNEON];
1762 }
1763
1764 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1765             dag oops, dag iops, InstrItinClass itin,
1766             string opc, string dt, string asm, string cstr, list<dag> pattern>
1767   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1768           cstr, pattern> {
1769   let Inst{31-24} = 0b11110100;
1770   let Inst{23}    = op23;
1771   let Inst{21-20} = op21_20;
1772   let Inst{11-8}  = op11_8;
1773   let Inst{7-4}   = op7_4;
1774
1775   bits<5> Vd;
1776   bits<6> Rn;
1777   bits<4> Rm;
1778
1779   let Inst{22}    = Vd{4};
1780   let Inst{15-12} = Vd{3-0};
1781   let Inst{19-16} = Rn{3-0};
1782   let Inst{3-0}   = Rm{3-0};
1783 }
1784
1785 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1786             dag oops, dag iops, InstrItinClass itin,
1787             string opc, string dt, string asm, string cstr, list<dag> pattern>
1788   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1789           dt, asm, cstr, pattern> {
1790   bits<3> lane;
1791 }
1792
1793 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1794   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1795             itin> {
1796   let OutOperandList = oops;
1797   let InOperandList = !con(iops, (ins pred:$p));
1798   list<Predicate> Predicates = [HasNEON];
1799 }
1800
1801 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1802                   list<dag> pattern>
1803   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1804             itin> {
1805   let OutOperandList = oops;
1806   let InOperandList = !con(iops, (ins pred:$p));
1807   let Pattern = pattern;
1808   list<Predicate> Predicates = [HasNEON];
1809 }
1810
1811 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1812              string opc, string dt, string asm, string cstr, list<dag> pattern>
1813   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1814           pattern> {
1815   let Inst{31-25} = 0b1111001;
1816 }
1817
1818 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1819               string opc, string asm, string cstr, list<dag> pattern>
1820   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1821            cstr, pattern> {
1822   let Inst{31-25} = 0b1111001;
1823 }
1824
1825 // NEON "one register and a modified immediate" format.
1826 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1827                bit op5, bit op4,
1828                dag oops, dag iops, InstrItinClass itin,
1829                string opc, string dt, string asm, string cstr,
1830                list<dag> pattern>
1831   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1832   let Inst{23}    = op23;
1833   let Inst{21-19} = op21_19;
1834   let Inst{11-8}  = op11_8;
1835   let Inst{7}     = op7;
1836   let Inst{6}     = op6;
1837   let Inst{5}     = op5;
1838   let Inst{4}     = op4;
1839
1840   // Instruction operands.
1841   bits<5> Vd;
1842   bits<13> SIMM;
1843
1844   let Inst{15-12} = Vd{3-0};
1845   let Inst{22}    = Vd{4};
1846   let Inst{24}    = SIMM{7};
1847   let Inst{18-16} = SIMM{6-4};
1848   let Inst{3-0}   = SIMM{3-0};
1849 }
1850
1851 // NEON 2 vector register format.
1852 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1853           bits<5> op11_7, bit op6, bit op4,
1854           dag oops, dag iops, InstrItinClass itin,
1855           string opc, string dt, string asm, string cstr, list<dag> pattern>
1856   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1857   let Inst{24-23} = op24_23;
1858   let Inst{21-20} = op21_20;
1859   let Inst{19-18} = op19_18;
1860   let Inst{17-16} = op17_16;
1861   let Inst{11-7}  = op11_7;
1862   let Inst{6}     = op6;
1863   let Inst{4}     = op4;
1864
1865   // Instruction operands.
1866   bits<5> Vd;
1867   bits<5> Vm;
1868
1869   let Inst{15-12} = Vd{3-0};
1870   let Inst{22}    = Vd{4};
1871   let Inst{3-0}   = Vm{3-0};
1872   let Inst{5}     = Vm{4};
1873 }
1874
1875 // Same as N2V except it doesn't have a datatype suffix.
1876 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1877            bits<5> op11_7, bit op6, bit op4,
1878            dag oops, dag iops, InstrItinClass itin,
1879            string opc, string asm, string cstr, list<dag> pattern>
1880   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1881   let Inst{24-23} = op24_23;
1882   let Inst{21-20} = op21_20;
1883   let Inst{19-18} = op19_18;
1884   let Inst{17-16} = op17_16;
1885   let Inst{11-7}  = op11_7;
1886   let Inst{6}     = op6;
1887   let Inst{4}     = op4;
1888
1889   // Instruction operands.
1890   bits<5> Vd;
1891   bits<5> Vm;
1892
1893   let Inst{15-12} = Vd{3-0};
1894   let Inst{22}    = Vd{4};
1895   let Inst{3-0}   = Vm{3-0};
1896   let Inst{5}     = Vm{4};
1897 }
1898
1899 // NEON 2 vector register with immediate.
1900 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1901              dag oops, dag iops, Format f, InstrItinClass itin,
1902              string opc, string dt, string asm, string cstr, list<dag> pattern>
1903   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1904   let Inst{24}   = op24;
1905   let Inst{23}   = op23;
1906   let Inst{11-8} = op11_8;
1907   let Inst{7}    = op7;
1908   let Inst{6}    = op6;
1909   let Inst{4}    = op4;
1910
1911   // Instruction operands.
1912   bits<5> Vd;
1913   bits<5> Vm;
1914   bits<6> SIMM;
1915
1916   let Inst{15-12} = Vd{3-0};
1917   let Inst{22}    = Vd{4};
1918   let Inst{3-0}   = Vm{3-0};
1919   let Inst{5}     = Vm{4};
1920   let Inst{21-16} = SIMM{5-0};
1921 }
1922
1923 // NEON 3 vector register format.
1924 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1925           dag oops, dag iops, Format f, InstrItinClass itin,
1926           string opc, string dt, string asm, string cstr, list<dag> pattern>
1927   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1928   let Inst{24}    = op24;
1929   let Inst{23}    = op23;
1930   let Inst{21-20} = op21_20;
1931   let Inst{11-8}  = op11_8;
1932   let Inst{6}     = op6;
1933   let Inst{4}     = op4;
1934
1935   // Instruction operands.
1936   bits<5> Vd;
1937   bits<5> Vn;
1938   bits<5> Vm;
1939
1940   let Inst{15-12} = Vd{3-0};
1941   let Inst{22}    = Vd{4};
1942   let Inst{19-16} = Vn{3-0};
1943   let Inst{7}     = Vn{4};
1944   let Inst{3-0}   = Vm{3-0};
1945   let Inst{5}     = Vm{4};
1946 }
1947
1948 // Same as N3V except it doesn't have a data type suffix.
1949 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1950            bit op4,
1951            dag oops, dag iops, Format f, InstrItinClass itin,
1952            string opc, string asm, string cstr, list<dag> pattern>
1953   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1954   let Inst{24}    = op24;
1955   let Inst{23}    = op23;
1956   let Inst{21-20} = op21_20;
1957   let Inst{11-8}  = op11_8;
1958   let Inst{6}     = op6;
1959   let Inst{4}     = op4;
1960
1961   // Instruction operands.
1962   bits<5> Vd;
1963   bits<5> Vn;
1964   bits<5> Vm;
1965
1966   let Inst{15-12} = Vd{3-0};
1967   let Inst{22}    = Vd{4};
1968   let Inst{19-16} = Vn{3-0};
1969   let Inst{7}     = Vn{4};
1970   let Inst{3-0}   = Vm{3-0};
1971   let Inst{5}     = Vm{4};
1972 }
1973
1974 // NEON VMOVs between scalar and core registers.
1975 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1976                dag oops, dag iops, Format f, InstrItinClass itin,
1977                string opc, string dt, string asm, list<dag> pattern>
1978   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, NeonDomain,
1979             "", itin> {
1980   let Inst{27-20} = opcod1;
1981   let Inst{11-8}  = opcod2;
1982   let Inst{6-5}   = opcod3;
1983   let Inst{4}     = 1;
1984
1985   let OutOperandList = oops;
1986   let InOperandList = !con(iops, (ins pred:$p));
1987   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1988   let Pattern = pattern;
1989   list<Predicate> Predicates = [HasNEON];
1990
1991   bits<5> V;
1992   bits<4> R;
1993   bits<4> p;
1994   bits<4> lane;
1995
1996   let Inst{31-28} = p{3-0};
1997   let Inst{7}     = V{4};
1998   let Inst{19-16} = V{3-0};
1999   let Inst{15-12} = R{3-0};
2000 }
2001 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2002                 dag oops, dag iops, InstrItinClass itin,
2003                 string opc, string dt, string asm, list<dag> pattern>
2004   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
2005              opc, dt, asm, pattern>;
2006 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2007                 dag oops, dag iops, InstrItinClass itin,
2008                 string opc, string dt, string asm, list<dag> pattern>
2009   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
2010              opc, dt, asm, pattern>;
2011 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2012             dag oops, dag iops, InstrItinClass itin,
2013             string opc, string dt, string asm, list<dag> pattern>
2014   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
2015              opc, dt, asm, pattern>;
2016
2017 // Vector Duplicate Lane (from scalar to all elements)
2018 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
2019                 InstrItinClass itin, string opc, string dt, string asm,
2020                 list<dag> pattern>
2021   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
2022   let Inst{24-23} = 0b11;
2023   let Inst{21-20} = 0b11;
2024   let Inst{19-16} = op19_16;
2025   let Inst{11-7}  = 0b11000;
2026   let Inst{6}     = op6;
2027   let Inst{4}     = 0;
2028
2029   bits<5> Vd;
2030   bits<5> Vm;
2031   bits<4> lane;
2032
2033   let Inst{22}     = Vd{4};
2034   let Inst{15-12} = Vd{3-0};
2035   let Inst{5}     = Vm{4};
2036   let Inst{3-0} = Vm{3-0};
2037 }
2038
2039 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
2040 // for single-precision FP.
2041 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
2042   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
2043 }