lib/Target/X86/X86InstrCompiler.td

   1 //===- X86InstrCompiler.td - Compiler Pseudos and Patterns -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the various pseudo instructions used by the compiler,
  11 // as well as Pat patterns used during instruction selection.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // Pattern Matching Support
  17
  18 def GetLo32XForm : SDNodeXForm<imm, [{
  19   // Transformation function: get the low 32 bits.
  20   return getI32Imm((unsigned)N->getZExtValue());
  21 }]>;
  22
  23 def GetLo8XForm : SDNodeXForm<imm, [{
  24   // Transformation function: get the low 8 bits.
  25   return getI8Imm((uint8_t)N->getZExtValue());
  26 }]>;
  27
  28
  29 //===----------------------------------------------------------------------===//
  30 // Random Pseudo Instructions.
  31
  32 // PIC base construction.  This expands to code that looks like this:
  33 //     call  $next_inst
  34 //     popl %destreg"
  35 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
  36   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins i32imm:$label),
  37                       "", []>;
  38
  39
  40 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
  41 // a stack adjustment and the codegen must know that they may modify the stack
  42 // pointer before prolog-epilog rewriting occurs.
  43 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
  44 // sub / add which can clobber EFLAGS.
  45 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
  46 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
  47                            "#ADJCALLSTACKDOWN",
  48                            [(X86callseq_start timm:$amt)]>,
  49                           Requires<[In32BitMode]>;
  50 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
  51                            "#ADJCALLSTACKUP",
  52                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
  53                           Requires<[In32BitMode]>;
  54 }
  55
  56 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
  57 // a stack adjustment and the codegen must know that they may modify the stack
  58 // pointer before prolog-epilog rewriting occurs.
  59 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
  60 // sub / add which can clobber EFLAGS.
  61 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
  62 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
  63                            "#ADJCALLSTACKDOWN",
  64                            [(X86callseq_start timm:$amt)]>,
  65                           Requires<[In64BitMode]>;
  66 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
  67                            "#ADJCALLSTACKUP",
  68                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
  69                           Requires<[In64BitMode]>;
  70 }
  71
  72
  73
  74 // x86-64 va_start lowering magic.
  75 let usesCustomInserter = 1 in {
  76 def VASTART_SAVE_XMM_REGS : I<0, Pseudo,
  77                               (outs),
  78                               (ins GR8:$al,
  79                                    i64imm:$regsavefi, i64imm:$offset,
  80                                    variable_ops),
  81                               "#VASTART_SAVE_XMM_REGS $al, $regsavefi, $offset",
  82                               [(X86vastart_save_xmm_regs GR8:$al,
  83                                                          imm:$regsavefi,
  84                                                          imm:$offset)]>;
  85
  86 // The VAARG_64 pseudo-instruction takes the address of the va_list,
  87 // and places the address of the next argument into a register.
  88 let Defs = [EFLAGS] in
  89 def VAARG_64 : I<0, Pseudo,
  90                  (outs GR64:$dst),
  91                  (ins i8mem:$ap, i32imm:$size, i8imm:$mode, i32imm:$align),
  92                  "#VAARG_64 $dst, $ap, $size, $mode, $align",
  93                  [(set GR64:$dst,
  94                     (X86vaarg64 addr:$ap, imm:$size, imm:$mode, imm:$align)),
  95                   (implicit EFLAGS)]>;
  96
  97 // Dynamic stack allocation yields a _chkstk or _alloca call for all Windows
  98 // targets.  These calls are needed to probe the stack when allocating more than
  99 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
 100 // ensure that the guard pages used by the OS virtual memory manager are
 101 // allocated in correct sequence.
 102 // The main point of having separate instruction are extra unmodelled effects
 103 // (compared to ordinary calls) like stack pointer change.
 104
 105 let Defs = [EAX, ESP, EFLAGS], Uses = [ESP] in
 106   def WIN_ALLOCA : I<0, Pseudo, (outs), (ins),
 107                      "# dynamic stack allocation",
 108                      [(X86WinAlloca)]>;
 109 }
 110
 111
 112
 113 //===----------------------------------------------------------------------===//
 114 // EH Pseudo Instructions
 115 //
 116 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 117     hasCtrlDep = 1, isCodeGenOnly = 1 in {
 118 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
 119                     "ret\t#eh_return, addr: $addr",
 120                     [(X86ehret GR32:$addr)]>;
 121
 122 }
 123
 124 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 125     hasCtrlDep = 1, isCodeGenOnly = 1 in {
 126 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
 127                      "ret\t#eh_return, addr: $addr",
 128                      [(X86ehret GR64:$addr)]>;
 129
 130 }
 131
 132 //===----------------------------------------------------------------------===//
 133 // Alias Instructions
 134 //===----------------------------------------------------------------------===//
 135
 136 // Alias instructions that map movr0 to xor.
 137 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
 138 // FIXME: Set encoding to pseudo.
 139 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1,
 140     isCodeGenOnly = 1 in {
 141 def MOV8r0   : I<0x30, MRMInitReg, (outs GR8 :$dst), (ins), "",
 142                  [(set GR8:$dst, 0)]>;
 143
 144 // We want to rewrite MOV16r0 in terms of MOV32r0, because it's a smaller
 145 // encoding and avoids a partial-register update sometimes, but doing so
 146 // at isel time interferes with rematerialization in the current register
 147 // allocator. For now, this is rewritten when the instruction is lowered
 148 // to an MCInst.
 149 def MOV16r0   : I<0x31, MRMInitReg, (outs GR16:$dst), (ins),
 150                  "",
 151                  [(set GR16:$dst, 0)]>, OpSize;
 152
 153 // FIXME: Set encoding to pseudo.
 154 def MOV32r0  : I<0x31, MRMInitReg, (outs GR32:$dst), (ins), "",
 155                  [(set GR32:$dst, 0)]>;
 156 }
 157
 158 // We want to rewrite MOV64r0 in terms of MOV32r0, because it's sometimes a
 159 // smaller encoding, but doing so at isel time interferes with rematerialization
 160 // in the current register allocator. For now, this is rewritten when the
 161 // instruction is lowered to an MCInst.
 162 // FIXME: AddedComplexity gives this a higher priority than MOV64ri32. Remove
 163 // when we have a better way to specify isel priority.
 164 let Defs = [EFLAGS], isCodeGenOnly=1,
 165     AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in
 166 def MOV64r0   : I<0x31, MRMInitReg, (outs GR64:$dst), (ins), "",
 167                  [(set GR64:$dst, 0)]>;
 168
 169 // Materialize i64 constant where top 32-bits are zero. This could theoretically
 170 // use MOV32ri with a SUBREG_TO_REG to represent the zero-extension, however
 171 // that would make it more difficult to rematerialize.
 172 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1,
 173     isCodeGenOnly = 1 in
 174 def MOV64ri64i32 : Ii32<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64i32imm:$src),
 175                         "", [(set GR64:$dst, i64immZExt32:$src)]>;
 176
 177 // Use sbb to materialize carry bit.
 178 let Uses = [EFLAGS], Defs = [EFLAGS], isCodeGenOnly = 1 in {
 179 // FIXME: These are pseudo ops that should be replaced with Pat<> patterns.
 180 // However, Pat<> can't replicate the destination reg into the inputs of the
 181 // result.
 182 // FIXME: Change these to have encoding Pseudo when X86MCCodeEmitter replaces
 183 // X86CodeEmitter.
 184 def SETB_C8r : I<0x18, MRMInitReg, (outs GR8:$dst), (ins), "",
 185                  [(set GR8:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 186 def SETB_C16r : I<0x19, MRMInitReg, (outs GR16:$dst), (ins), "",
 187                  [(set GR16:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>,
 188                 OpSize;
 189 def SETB_C32r : I<0x19, MRMInitReg, (outs GR32:$dst), (ins), "",
 190                  [(set GR32:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 191 def SETB_C64r : RI<0x19, MRMInitReg, (outs GR64:$dst), (ins), "",
 192                  [(set GR64:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 193 } // isCodeGenOnly
 194
 195
 196 def : Pat<(i64 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 197           (SETB_C64r)>;
 198
 199
 200 //===----------------------------------------------------------------------===//
 201 // String Pseudo Instructions
 202 //
 203 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI], isCodeGenOnly = 1 in {
 204 def REP_MOVSB : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 205                   [(X86rep_movs i8)]>, REP;
 206 def REP_MOVSW : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 207                   [(X86rep_movs i16)]>, REP, OpSize;
 208 def REP_MOVSD : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 209                   [(X86rep_movs i32)]>, REP;
 210 }
 211
 212 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI], isCodeGenOnly = 1 in
 213 def REP_MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
 214                    [(X86rep_movs i64)]>, REP;
 215
 216
 217 // FIXME: Should use "(X86rep_stos AL)" as the pattern.
 218 let Defs = [ECX,EDI], Uses = [AL,ECX,EDI], isCodeGenOnly = 1 in
 219 def REP_STOSB : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 220                   [(X86rep_stos i8)]>, REP;
 221 let Defs = [ECX,EDI], Uses = [AX,ECX,EDI], isCodeGenOnly = 1 in
 222 def REP_STOSW : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 223                   [(X86rep_stos i16)]>, REP, OpSize;
 224 let Defs = [ECX,EDI], Uses = [EAX,ECX,EDI], isCodeGenOnly = 1 in
 225 def REP_STOSD : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 226                   [(X86rep_stos i32)]>, REP;
 227
 228 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI], isCodeGenOnly = 1 in
 229 def REP_STOSQ : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
 230                    [(X86rep_stos i64)]>, REP;
 231
 232
 233 //===----------------------------------------------------------------------===//
 234 // Thread Local Storage Instructions
 235 //
 236
 237 // ELF TLS Support
 238 // All calls clobber the non-callee saved registers. ESP is marked as
 239 // a use to prevent stack-pointer assignments that appear immediately
 240 // before calls from potentially appearing dead.
 241 let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
 242             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 243             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 244             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 245     Uses = [ESP] in
 246 def TLS_addr32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 247                   "leal\t$sym, %eax; "
 248                   "call\t___tls_get_addr@PLT",
 249                   [(X86tlsaddr tls32addr:$sym)]>,
 250                   Requires<[In32BitMode]>;
 251
 252 // All calls clobber the non-callee saved registers. RSP is marked as
 253 // a use to prevent stack-pointer assignments that appear immediately
 254 // before calls from potentially appearing dead.
 255 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 256             FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 257             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 258             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 259             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 260     Uses = [RSP] in
 261 def TLS_addr64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 262                    ".byte\t0x66; "
 263                    "leaq\t$sym(%rip), %rdi; "
 264                    ".word\t0x6666; "
 265                    "rex64; "
 266                    "call\t__tls_get_addr@PLT",
 267                   [(X86tlsaddr tls64addr:$sym)]>,
 268                   Requires<[In64BitMode]>;
 269
 270 // Darwin TLS Support
 271 // For i386, the address of the thunk is passed on the stack, on return the
 272 // address of the variable is in %eax.  %ecx is trashed during the function
 273 // call.  All other registers are preserved.
 274 let Defs = [EAX, ECX],
 275     Uses = [ESP],
 276     usesCustomInserter = 1 in
 277 def TLSCall_32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 278                 "# TLSCall_32",
 279                 [(X86TLSCall addr:$sym)]>,
 280                 Requires<[In32BitMode]>;
 281
 282 // For x86_64, the address of the thunk is passed in %rdi, on return
 283 // the address of the variable is in %rax.  All other registers are preserved.
 284 let Defs = [RAX],
 285     Uses = [RDI],
 286     usesCustomInserter = 1 in
 287 def TLSCall_64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 288                   "# TLSCall_64",
 289                   [(X86TLSCall addr:$sym)]>,
 290                   Requires<[In64BitMode]>;
 291
 292
 293 //===----------------------------------------------------------------------===//
 294 // Conditional Move Pseudo Instructions
 295
 296 let Constraints = "$src1 = $dst" in {
 297
 298 // Conditional moves
 299 let Uses = [EFLAGS] in {
 300
 301 // X86 doesn't have 8-bit conditional moves. Use a customInserter to
 302 // emit control flow. An alternative to this is to mark i8 SELECT as Promote,
 303 // however that requires promoting the operands, and can induce additional
 304 // i8 register pressure. Note that CMOV_GR8 is conservatively considered to
 305 // clobber EFLAGS, because if one of the operands is zero, the expansion
 306 // could involve an xor.
 307 let usesCustomInserter = 1, Constraints = "", Defs = [EFLAGS] in {
 308 def CMOV_GR8 : I<0, Pseudo,
 309                  (outs GR8:$dst), (ins GR8:$src1, GR8:$src2, i8imm:$cond),
 310                  "#CMOV_GR8 PSEUDO!",
 311                  [(set GR8:$dst, (X86cmov GR8:$src1, GR8:$src2,
 312                                           imm:$cond, EFLAGS))]>;
 313
 314 let Predicates = [NoCMov] in {
 315 def CMOV_GR32 : I<0, Pseudo,
 316                     (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$cond),
 317                     "#CMOV_GR32* PSEUDO!",
 318                     [(set GR32:$dst,
 319                       (X86cmov GR32:$src1, GR32:$src2, imm:$cond, EFLAGS))]>;
 320 def CMOV_GR16 : I<0, Pseudo,
 321                     (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$cond),
 322                     "#CMOV_GR16* PSEUDO!",
 323                     [(set GR16:$dst,
 324                       (X86cmov GR16:$src1, GR16:$src2, imm:$cond, EFLAGS))]>;
 325 def CMOV_RFP32 : I<0, Pseudo,
 326                     (outs RFP32:$dst),
 327                     (ins RFP32:$src1, RFP32:$src2, i8imm:$cond),
 328                     "#CMOV_RFP32 PSEUDO!",
 329                     [(set RFP32:$dst,
 330                       (X86cmov RFP32:$src1, RFP32:$src2, imm:$cond,
 331                                                   EFLAGS))]>;
 332 def CMOV_RFP64 : I<0, Pseudo,
 333                     (outs RFP64:$dst),
 334                     (ins RFP64:$src1, RFP64:$src2, i8imm:$cond),
 335                     "#CMOV_RFP64 PSEUDO!",
 336                     [(set RFP64:$dst,
 337                       (X86cmov RFP64:$src1, RFP64:$src2, imm:$cond,
 338                                                   EFLAGS))]>;
 339 def CMOV_RFP80 : I<0, Pseudo,
 340                     (outs RFP80:$dst),
 341                     (ins RFP80:$src1, RFP80:$src2, i8imm:$cond),
 342                     "#CMOV_RFP80 PSEUDO!",
 343                     [(set RFP80:$dst,
 344                       (X86cmov RFP80:$src1, RFP80:$src2, imm:$cond,
 345                                                   EFLAGS))]>;
 346 } // Predicates = [NoCMov]
 347 } // UsesCustomInserter = 1, Constraints = "", Defs = [EFLAGS]
 348 } // Uses = [EFLAGS]
 349
 350 } // Constraints = "$src1 = $dst" in
 351
 352
 353 //===----------------------------------------------------------------------===//
 354 // Atomic Instruction Pseudo Instructions
 355 //===----------------------------------------------------------------------===//
 356
 357 // Atomic exchange, and, or, xor
 358 let Constraints = "$val = $dst", Defs = [EFLAGS],
 359                   usesCustomInserter = 1 in {
 360
 361 def ATOMAND8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 362                "#ATOMAND8 PSEUDO!",
 363                [(set GR8:$dst, (atomic_load_and_8 addr:$ptr, GR8:$val))]>;
 364 def ATOMOR8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 365                "#ATOMOR8 PSEUDO!",
 366                [(set GR8:$dst, (atomic_load_or_8 addr:$ptr, GR8:$val))]>;
 367 def ATOMXOR8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 368                "#ATOMXOR8 PSEUDO!",
 369                [(set GR8:$dst, (atomic_load_xor_8 addr:$ptr, GR8:$val))]>;
 370 def ATOMNAND8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 371                "#ATOMNAND8 PSEUDO!",
 372                [(set GR8:$dst, (atomic_load_nand_8 addr:$ptr, GR8:$val))]>;
 373
 374 def ATOMAND16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 375                "#ATOMAND16 PSEUDO!",
 376                [(set GR16:$dst, (atomic_load_and_16 addr:$ptr, GR16:$val))]>;
 377 def ATOMOR16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 378                "#ATOMOR16 PSEUDO!",
 379                [(set GR16:$dst, (atomic_load_or_16 addr:$ptr, GR16:$val))]>;
 380 def ATOMXOR16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 381                "#ATOMXOR16 PSEUDO!",
 382                [(set GR16:$dst, (atomic_load_xor_16 addr:$ptr, GR16:$val))]>;
 383 def ATOMNAND16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 384                "#ATOMNAND16 PSEUDO!",
 385                [(set GR16:$dst, (atomic_load_nand_16 addr:$ptr, GR16:$val))]>;
 386 def ATOMMIN16: I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
 387                "#ATOMMIN16 PSEUDO!",
 388                [(set GR16:$dst, (atomic_load_min_16 addr:$ptr, GR16:$val))]>;
 389 def ATOMMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 390                "#ATOMMAX16 PSEUDO!",
 391                [(set GR16:$dst, (atomic_load_max_16 addr:$ptr, GR16:$val))]>;
 392 def ATOMUMIN16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 393                "#ATOMUMIN16 PSEUDO!",
 394                [(set GR16:$dst, (atomic_load_umin_16 addr:$ptr, GR16:$val))]>;
 395 def ATOMUMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 396                "#ATOMUMAX16 PSEUDO!",
 397                [(set GR16:$dst, (atomic_load_umax_16 addr:$ptr, GR16:$val))]>;
 398
 399
 400 def ATOMAND32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 401                "#ATOMAND32 PSEUDO!",
 402                [(set GR32:$dst, (atomic_load_and_32 addr:$ptr, GR32:$val))]>;
 403 def ATOMOR32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 404                "#ATOMOR32 PSEUDO!",
 405                [(set GR32:$dst, (atomic_load_or_32 addr:$ptr, GR32:$val))]>;
 406 def ATOMXOR32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 407                "#ATOMXOR32 PSEUDO!",
 408                [(set GR32:$dst, (atomic_load_xor_32 addr:$ptr, GR32:$val))]>;
 409 def ATOMNAND32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 410                "#ATOMNAND32 PSEUDO!",
 411                [(set GR32:$dst, (atomic_load_nand_32 addr:$ptr, GR32:$val))]>;
 412 def ATOMMIN32: I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
 413                "#ATOMMIN32 PSEUDO!",
 414                [(set GR32:$dst, (atomic_load_min_32 addr:$ptr, GR32:$val))]>;
 415 def ATOMMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 416                "#ATOMMAX32 PSEUDO!",
 417                [(set GR32:$dst, (atomic_load_max_32 addr:$ptr, GR32:$val))]>;
 418 def ATOMUMIN32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 419                "#ATOMUMIN32 PSEUDO!",
 420                [(set GR32:$dst, (atomic_load_umin_32 addr:$ptr, GR32:$val))]>;
 421 def ATOMUMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 422                "#ATOMUMAX32 PSEUDO!",
 423                [(set GR32:$dst, (atomic_load_umax_32 addr:$ptr, GR32:$val))]>;
 424
 425
 426
 427 def ATOMAND64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 428                "#ATOMAND64 PSEUDO!",
 429                [(set GR64:$dst, (atomic_load_and_64 addr:$ptr, GR64:$val))]>;
 430 def ATOMOR64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 431                "#ATOMOR64 PSEUDO!",
 432                [(set GR64:$dst, (atomic_load_or_64 addr:$ptr, GR64:$val))]>;
 433 def ATOMXOR64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 434                "#ATOMXOR64 PSEUDO!",
 435                [(set GR64:$dst, (atomic_load_xor_64 addr:$ptr, GR64:$val))]>;
 436 def ATOMNAND64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 437                "#ATOMNAND64 PSEUDO!",
 438                [(set GR64:$dst, (atomic_load_nand_64 addr:$ptr, GR64:$val))]>;
 439 def ATOMMIN64: I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$ptr, GR64:$val),
 440                "#ATOMMIN64 PSEUDO!",
 441                [(set GR64:$dst, (atomic_load_min_64 addr:$ptr, GR64:$val))]>;
 442 def ATOMMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 443                "#ATOMMAX64 PSEUDO!",
 444                [(set GR64:$dst, (atomic_load_max_64 addr:$ptr, GR64:$val))]>;
 445 def ATOMUMIN64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 446                "#ATOMUMIN64 PSEUDO!",
 447                [(set GR64:$dst, (atomic_load_umin_64 addr:$ptr, GR64:$val))]>;
 448 def ATOMUMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 449                "#ATOMUMAX64 PSEUDO!",
 450                [(set GR64:$dst, (atomic_load_umax_64 addr:$ptr, GR64:$val))]>;
 451 }
 452
 453 let Constraints = "$val1 = $dst1, $val2 = $dst2",
 454                   Defs = [EFLAGS, EAX, EBX, ECX, EDX],
 455                   Uses = [EAX, EBX, ECX, EDX],
 456                   mayLoad = 1, mayStore = 1,
 457                   usesCustomInserter = 1 in {
 458 def ATOMAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 459                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 460                "#ATOMAND6432 PSEUDO!", []>;
 461 def ATOMOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 462                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 463                "#ATOMOR6432 PSEUDO!", []>;
 464 def ATOMXOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 465                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 466                "#ATOMXOR6432 PSEUDO!", []>;
 467 def ATOMNAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 468                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 469                "#ATOMNAND6432 PSEUDO!", []>;
 470 def ATOMADD6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 471                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 472                "#ATOMADD6432 PSEUDO!", []>;
 473 def ATOMSUB6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 474                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 475                "#ATOMSUB6432 PSEUDO!", []>;
 476 def ATOMSWAP6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 477                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 478                "#ATOMSWAP6432 PSEUDO!", []>;
 479 }
 480
 481 //===----------------------------------------------------------------------===//
 482 // Normal-Instructions-With-Lock-Prefix Pseudo Instructions
 483 //===----------------------------------------------------------------------===//
 484
 485 // FIXME: Use normal instructions and add lock prefix dynamically.
 486
 487 // Memory barriers
 488
 489 // TODO: Get this to fold the constant into the instruction.
 490 let isCodeGenOnly = 1 in
 491 def OR32mrLocked  : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$zero),
 492                       "lock\n\t"
 493                       "or{l}\t{$zero, $dst|$dst, $zero}",
 494                       []>, Requires<[In32BitMode]>, LOCK;
 495
 496 let hasSideEffects = 1 in
 497 def Int_MemBarrier : I<0, Pseudo, (outs), (ins),
 498                      "#MEMBARRIER",
 499                      [(X86MemBarrier)]>, Requires<[HasSSE2]>;
 500
 501 // TODO: Get this to fold the constant into the instruction.
 502 let hasSideEffects = 1, Defs = [ESP], isCodeGenOnly = 1 in
 503 def Int_MemBarrierNoSSE64  : RI<0x09, MRM1r, (outs), (ins GR64:$zero),
 504                            "lock\n\t"
 505                            "or{q}\t{$zero, (%rsp)|(%rsp), $zero}",
 506                            [(X86MemBarrierNoSSE GR64:$zero)]>,
 507                            Requires<[In64BitMode]>, LOCK;
 508
 509
 510 // Optimized codegen when the non-memory output is not used.
 511 let Defs = [EFLAGS], mayLoad = 1, mayStore = 1, isCodeGenOnly = 1 in {
 512 def LOCK_ADD8mr  : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
 513                     "lock\n\t"
 514                     "add{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 515 def LOCK_ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
 516                     "lock\n\t"
 517                     "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
 518 def LOCK_ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
 519                     "lock\n\t"
 520                     "add{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 521 def LOCK_ADD64mr : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 522                       "lock\n\t"
 523                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 524
 525 def LOCK_ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
 526                     "lock\n\t"
 527                     "add{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 528 def LOCK_ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
 529                     "lock\n\t"
 530                      "add{w}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 531 def LOCK_ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
 532                     "lock\n\t"
 533                     "add{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 534 def LOCK_ADD64mi32 : RIi32<0x81, MRM0m, (outs),
 535                                         (ins i64mem:$dst, i64i32imm :$src2),
 536                       "lock\n\t"
 537                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 538
 539 def LOCK_ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
 540                     "lock\n\t"
 541                     "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
 542 def LOCK_ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
 543                     "lock\n\t"
 544                     "add{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 545 def LOCK_ADD64mi8 : RIi8<0x83, MRM0m, (outs),
 546                                       (ins i64mem:$dst, i64i8imm :$src2),
 547                     "lock\n\t"
 548                     "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 549
 550 def LOCK_SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
 551                     "lock\n\t"
 552                     "sub{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 553 def LOCK_SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
 554                     "lock\n\t"
 555                     "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
 556 def LOCK_SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
 557                     "lock\n\t"
 558                     "sub{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 559 def LOCK_SUB64mr : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 560                       "lock\n\t"
 561                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 562
 563
 564 def LOCK_SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
 565                     "lock\n\t"
 566                     "sub{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 567 def LOCK_SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
 568                     "lock\n\t"
 569                     "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
 570 def LOCK_SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
 571                     "lock\n\t"
 572                      "sub{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 573 def LOCK_SUB64mi32 : RIi32<0x81, MRM5m, (outs),
 574                                         (ins i64mem:$dst, i64i32imm:$src2),
 575                       "lock\n\t"
 576                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 577
 578
 579 def LOCK_SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
 580                     "lock\n\t"
 581                      "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
 582 def LOCK_SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
 583                     "lock\n\t"
 584                      "sub{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 585 def LOCK_SUB64mi8 : RIi8<0x83, MRM5m, (outs),
 586                                       (ins i64mem:$dst, i64i8imm :$src2),
 587                       "lock\n\t"
 588                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 589
 590 def LOCK_INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst),
 591                     "lock\n\t"
 592                     "inc{b}\t$dst", []>, LOCK;
 593 def LOCK_INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst),
 594                     "lock\n\t"
 595                     "inc{w}\t$dst", []>, OpSize, LOCK;
 596 def LOCK_INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst),
 597                     "lock\n\t"
 598                     "inc{l}\t$dst", []>, LOCK;
 599 def LOCK_INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst),
 600                      "lock\n\t"
 601                      "inc{q}\t$dst", []>, LOCK;
 602
 603 def LOCK_DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst),
 604                     "lock\n\t"
 605                     "dec{b}\t$dst", []>, LOCK;
 606 def LOCK_DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst),
 607                     "lock\n\t"
 608                     "dec{w}\t$dst", []>, OpSize, LOCK;
 609 def LOCK_DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst),
 610                     "lock\n\t"
 611                     "dec{l}\t$dst", []>, LOCK;
 612 def LOCK_DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst),
 613                       "lock\n\t"
 614                       "dec{q}\t$dst", []>, LOCK;
 615 }
 616
 617 // Atomic compare and swap.
 618 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX],
 619     isCodeGenOnly = 1 in {
 620 def LCMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$ptr),
 621                "lock\n\t"
 622                "cmpxchg8b\t$ptr",
 623                [(X86cas8 addr:$ptr)]>, TB, LOCK;
 624 }
 625 let Defs = [AL, EFLAGS], Uses = [AL], isCodeGenOnly = 1 in {
 626 def LCMPXCHG8 : I<0xB0, MRMDestMem, (outs), (ins i8mem:$ptr, GR8:$swap),
 627                "lock\n\t"
 628                "cmpxchg{b}\t{$swap, $ptr|$ptr, $swap}",
 629                [(X86cas addr:$ptr, GR8:$swap, 1)]>, TB, LOCK;
 630 }
 631
 632 let Defs = [AX, EFLAGS], Uses = [AX], isCodeGenOnly = 1 in {
 633 def LCMPXCHG16 : I<0xB1, MRMDestMem, (outs), (ins i16mem:$ptr, GR16:$swap),
 634                "lock\n\t"
 635                "cmpxchg{w}\t{$swap, $ptr|$ptr, $swap}",
 636                [(X86cas addr:$ptr, GR16:$swap, 2)]>, TB, OpSize, LOCK;
 637 }
 638
 639 let Defs = [EAX, EFLAGS], Uses = [EAX], isCodeGenOnly = 1 in {
 640 def LCMPXCHG32 : I<0xB1, MRMDestMem, (outs), (ins i32mem:$ptr, GR32:$swap),
 641                "lock\n\t"
 642                "cmpxchg{l}\t{$swap, $ptr|$ptr, $swap}",
 643                [(X86cas addr:$ptr, GR32:$swap, 4)]>, TB, LOCK;
 644 }
 645
 646 let Defs = [RAX, EFLAGS], Uses = [RAX], isCodeGenOnly = 1 in {
 647 def LCMPXCHG64 : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$ptr, GR64:$swap),
 648                "lock\n\t"
 649                "cmpxchgq\t$swap,$ptr",
 650                [(X86cas addr:$ptr, GR64:$swap, 8)]>, TB, LOCK;
 651 }
 652
 653 // Atomic exchange and add
 654 let Constraints = "$val = $dst", Defs = [EFLAGS], isCodeGenOnly = 1 in {
 655 def LXADD8  : I<0xC0, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
 656                "lock\n\t"
 657                "xadd{b}\t{$val, $ptr|$ptr, $val}",
 658                [(set GR8:$dst, (atomic_load_add_8 addr:$ptr, GR8:$val))]>,
 659                 TB, LOCK;
 660 def LXADD16 : I<0xC1, MRMSrcMem, (outs GR16:$dst), (ins GR16:$val, i16mem:$ptr),
 661                "lock\n\t"
 662                "xadd{w}\t{$val, $ptr|$ptr, $val}",
 663                [(set GR16:$dst, (atomic_load_add_16 addr:$ptr, GR16:$val))]>,
 664                 TB, OpSize, LOCK;
 665 def LXADD32 : I<0xC1, MRMSrcMem, (outs GR32:$dst), (ins GR32:$val, i32mem:$ptr),
 666                "lock\n\t"
 667                "xadd{l}\t{$val, $ptr|$ptr, $val}",
 668                [(set GR32:$dst, (atomic_load_add_32 addr:$ptr, GR32:$val))]>,
 669                 TB, LOCK;
 670 def LXADD64 : RI<0xC1, MRMSrcMem, (outs GR64:$dst), (ins GR64:$val,i64mem:$ptr),
 671                "lock\n\t"
 672                "xadd\t$val, $ptr",
 673                [(set GR64:$dst, (atomic_load_add_64 addr:$ptr, GR64:$val))]>,
 674                 TB, LOCK;
 675 }
 676
 677 //===----------------------------------------------------------------------===//
 678 // Conditional Move Pseudo Instructions.
 679 //===----------------------------------------------------------------------===//
 680
 681
 682 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 683 // instruction selection into a branch sequence.
 684 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 685   def CMOV_FR32 : I<0, Pseudo,
 686                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 687                     "#CMOV_FR32 PSEUDO!",
 688                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 689                                                   EFLAGS))]>;
 690   def CMOV_FR64 : I<0, Pseudo,
 691                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 692                     "#CMOV_FR64 PSEUDO!",
 693                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 694                                                   EFLAGS))]>;
 695   def CMOV_V4F32 : I<0, Pseudo,
 696                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 697                     "#CMOV_V4F32 PSEUDO!",
 698                     [(set VR128:$dst,
 699                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 700                                           EFLAGS)))]>;
 701   def CMOV_V2F64 : I<0, Pseudo,
 702                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 703                     "#CMOV_V2F64 PSEUDO!",
 704                     [(set VR128:$dst,
 705                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 706                                           EFLAGS)))]>;
 707   def CMOV_V2I64 : I<0, Pseudo,
 708                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 709                     "#CMOV_V2I64 PSEUDO!",
 710                     [(set VR128:$dst,
 711                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 712                                           EFLAGS)))]>;
 713 }
 714
 715
 716 //===----------------------------------------------------------------------===//
 717 // DAG Pattern Matching Rules
 718 //===----------------------------------------------------------------------===//
 719
 720 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
 721 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
 722 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
 723 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
 724 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
 725 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
 726 def : Pat<(i32 (X86Wrapper tblockaddress:$dst)), (MOV32ri tblockaddress:$dst)>;
 727
 728 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
 729           (ADD32ri GR32:$src1, tconstpool:$src2)>;
 730 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
 731           (ADD32ri GR32:$src1, tjumptable:$src2)>;
 732 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
 733           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
 734 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
 735           (ADD32ri GR32:$src1, texternalsym:$src2)>;
 736 def : Pat<(add GR32:$src1, (X86Wrapper tblockaddress:$src2)),
 737           (ADD32ri GR32:$src1, tblockaddress:$src2)>;
 738
 739 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
 740           (MOV32mi addr:$dst, tglobaladdr:$src)>;
 741 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
 742           (MOV32mi addr:$dst, texternalsym:$src)>;
 743 def : Pat<(store (i32 (X86Wrapper tblockaddress:$src)), addr:$dst),
 744           (MOV32mi addr:$dst, tblockaddress:$src)>;
 745
 746
 747
 748 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
 749 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
 750 //  'movabs' predicate should handle this sort of thing.
 751 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 752           (MOV64ri tconstpool  :$dst)>, Requires<[FarData]>;
 753 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 754           (MOV64ri tjumptable  :$dst)>, Requires<[FarData]>;
 755 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 756           (MOV64ri tglobaladdr :$dst)>, Requires<[FarData]>;
 757 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 758           (MOV64ri texternalsym:$dst)>, Requires<[FarData]>;
 759 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 760           (MOV64ri tblockaddress:$dst)>, Requires<[FarData]>;
 761
 762 // In static codegen with small code model, we can get the address of a label
 763 // into a register with 'movl'.  FIXME: This is a hack, the 'imm' predicate of
 764 // the MOV64ri64i32 should accept these.
 765 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 766           (MOV64ri64i32 tconstpool  :$dst)>, Requires<[SmallCode]>;
 767 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 768           (MOV64ri64i32 tjumptable  :$dst)>, Requires<[SmallCode]>;
 769 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 770           (MOV64ri64i32 tglobaladdr :$dst)>, Requires<[SmallCode]>;
 771 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 772           (MOV64ri64i32 texternalsym:$dst)>, Requires<[SmallCode]>;
 773 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 774           (MOV64ri64i32 tblockaddress:$dst)>, Requires<[SmallCode]>;
 775
 776 // In kernel code model, we can get the address of a label
 777 // into a register with 'movq'.  FIXME: This is a hack, the 'imm' predicate of
 778 // the MOV64ri32 should accept these.
 779 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 780           (MOV64ri32 tconstpool  :$dst)>, Requires<[KernelCode]>;
 781 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 782           (MOV64ri32 tjumptable  :$dst)>, Requires<[KernelCode]>;
 783 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 784           (MOV64ri32 tglobaladdr :$dst)>, Requires<[KernelCode]>;
 785 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 786           (MOV64ri32 texternalsym:$dst)>, Requires<[KernelCode]>;
 787 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 788           (MOV64ri32 tblockaddress:$dst)>, Requires<[KernelCode]>;
 789
 790 // If we have small model and -static mode, it is safe to store global addresses
 791 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
 792 // for MOV64mi32 should handle this sort of thing.
 793 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
 794           (MOV64mi32 addr:$dst, tconstpool:$src)>,
 795           Requires<[NearData, IsStatic]>;
 796 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
 797           (MOV64mi32 addr:$dst, tjumptable:$src)>,
 798           Requires<[NearData, IsStatic]>;
 799 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
 800           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
 801           Requires<[NearData, IsStatic]>;
 802 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
 803           (MOV64mi32 addr:$dst, texternalsym:$src)>,
 804           Requires<[NearData, IsStatic]>;
 805 def : Pat<(store (i64 (X86Wrapper tblockaddress:$src)), addr:$dst),
 806           (MOV64mi32 addr:$dst, tblockaddress:$src)>,
 807           Requires<[NearData, IsStatic]>;
 808
 809
 810
 811 // Calls
 812
 813 // tls has some funny stuff here...
 814 // This corresponds to movabs $foo@tpoff, %rax
 815 def : Pat<(i64 (X86Wrapper tglobaltlsaddr :$dst)),
 816           (MOV64ri tglobaltlsaddr :$dst)>;
 817 // This corresponds to add $foo@tpoff, %rax
 818 def : Pat<(add GR64:$src1, (X86Wrapper tglobaltlsaddr :$dst)),
 819           (ADD64ri32 GR64:$src1, tglobaltlsaddr :$dst)>;
 820 // This corresponds to mov foo@tpoff(%rbx), %eax
 821 def : Pat<(load (i64 (X86Wrapper tglobaltlsaddr :$dst))),
 822           (MOV64rm tglobaltlsaddr :$dst)>;
 823
 824
 825 // Direct PC relative function call for small code model. 32-bit displacement
 826 // sign extended to 64-bit.
 827 def : Pat<(X86call (i64 tglobaladdr:$dst)),
 828           (CALL64pcrel32 tglobaladdr:$dst)>, Requires<[NotWin64]>;
 829 def : Pat<(X86call (i64 texternalsym:$dst)),
 830           (CALL64pcrel32 texternalsym:$dst)>, Requires<[NotWin64]>;
 831
 832 def : Pat<(X86call (i64 tglobaladdr:$dst)),
 833           (WINCALL64pcrel32 tglobaladdr:$dst)>, Requires<[IsWin64]>;
 834 def : Pat<(X86call (i64 texternalsym:$dst)),
 835           (WINCALL64pcrel32 texternalsym:$dst)>, Requires<[IsWin64]>;
 836
 837 // tailcall stuff
 838 def : Pat<(X86tcret GR32_TC:$dst, imm:$off),
 839           (TCRETURNri GR32_TC:$dst, imm:$off)>,
 840           Requires<[In32BitMode]>;
 841
 842 // FIXME: This is disabled for 32-bit PIC mode because the global base
 843 // register which is part of the address mode may be assigned a
 844 // callee-saved register.
 845 def : Pat<(X86tcret (load addr:$dst), imm:$off),
 846           (TCRETURNmi addr:$dst, imm:$off)>,
 847           Requires<[In32BitMode, IsNotPIC]>;
 848
 849 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
 850           (TCRETURNdi texternalsym:$dst, imm:$off)>,
 851           Requires<[In32BitMode]>;
 852
 853 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
 854           (TCRETURNdi texternalsym:$dst, imm:$off)>,
 855           Requires<[In32BitMode]>;
 856
 857 def : Pat<(X86tcret GR64_TC:$dst, imm:$off),
 858           (TCRETURNri64 GR64_TC:$dst, imm:$off)>,
 859           Requires<[In64BitMode]>;
 860
 861 def : Pat<(X86tcret (load addr:$dst), imm:$off),
 862           (TCRETURNmi64 addr:$dst, imm:$off)>,
 863           Requires<[In64BitMode]>;
 864
 865 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
 866           (TCRETURNdi64 tglobaladdr:$dst, imm:$off)>,
 867           Requires<[In64BitMode]>;
 868
 869 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
 870           (TCRETURNdi64 texternalsym:$dst, imm:$off)>,
 871           Requires<[In64BitMode]>;
 872
 873 // Normal calls, with various flavors of addresses.
 874 def : Pat<(X86call (i32 tglobaladdr:$dst)),
 875           (CALLpcrel32 tglobaladdr:$dst)>;
 876 def : Pat<(X86call (i32 texternalsym:$dst)),
 877           (CALLpcrel32 texternalsym:$dst)>;
 878 def : Pat<(X86call (i32 imm:$dst)),
 879           (CALLpcrel32 imm:$dst)>, Requires<[CallImmAddr]>;
 880
 881 // X86 specific add which produces a flag.
 882 def : Pat<(addc GR32:$src1, GR32:$src2),
 883           (ADD32rr GR32:$src1, GR32:$src2)>;
 884 def : Pat<(addc GR32:$src1, (load addr:$src2)),
 885           (ADD32rm GR32:$src1, addr:$src2)>;
 886 def : Pat<(addc GR32:$src1, imm:$src2),
 887           (ADD32ri GR32:$src1, imm:$src2)>;
 888 def : Pat<(addc GR32:$src1, i32immSExt8:$src2),
 889           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
 890
 891 def : Pat<(addc GR64:$src1, GR64:$src2),
 892           (ADD64rr GR64:$src1, GR64:$src2)>;
 893 def : Pat<(addc GR64:$src1, (load addr:$src2)),
 894           (ADD64rm GR64:$src1, addr:$src2)>;
 895 def : Pat<(addc GR64:$src1, i64immSExt8:$src2),
 896           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
 897 def : Pat<(addc GR64:$src1, i64immSExt32:$src2),
 898           (ADD64ri32 GR64:$src1, imm:$src2)>;
 899
 900 def : Pat<(subc GR32:$src1, GR32:$src2),
 901           (SUB32rr GR32:$src1, GR32:$src2)>;
 902 def : Pat<(subc GR32:$src1, (load addr:$src2)),
 903           (SUB32rm GR32:$src1, addr:$src2)>;
 904 def : Pat<(subc GR32:$src1, imm:$src2),
 905           (SUB32ri GR32:$src1, imm:$src2)>;
 906 def : Pat<(subc GR32:$src1, i32immSExt8:$src2),
 907           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
 908
 909 def : Pat<(subc GR64:$src1, GR64:$src2),
 910           (SUB64rr GR64:$src1, GR64:$src2)>;
 911 def : Pat<(subc GR64:$src1, (load addr:$src2)),
 912           (SUB64rm GR64:$src1, addr:$src2)>;
 913 def : Pat<(subc GR64:$src1, i64immSExt8:$src2),
 914           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
 915 def : Pat<(subc GR64:$src1, imm:$src2),
 916           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
 917
 918 // Comparisons.
 919
 920 // TEST R,R is smaller than CMP R,0
 921 def : Pat<(X86cmp GR8:$src1, 0),
 922           (TEST8rr GR8:$src1, GR8:$src1)>;
 923 def : Pat<(X86cmp GR16:$src1, 0),
 924           (TEST16rr GR16:$src1, GR16:$src1)>;
 925 def : Pat<(X86cmp GR32:$src1, 0),
 926           (TEST32rr GR32:$src1, GR32:$src1)>;
 927 def : Pat<(X86cmp GR64:$src1, 0),
 928           (TEST64rr GR64:$src1, GR64:$src1)>;
 929
 930 // Conditional moves with folded loads with operands swapped and conditions
 931 // inverted.
 932 multiclass CMOVmr<PatLeaf InvertedCond, Instruction Inst16, Instruction Inst32,
 933                   Instruction Inst64> {
 934   def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, InvertedCond, EFLAGS),
 935             (Inst16 GR16:$src2, addr:$src1)>;
 936   def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, InvertedCond, EFLAGS),
 937             (Inst32 GR32:$src2, addr:$src1)>;
 938   def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, InvertedCond, EFLAGS),
 939             (Inst64 GR64:$src2, addr:$src1)>;
 940 }
 941
 942 defm : CMOVmr<X86_COND_B , CMOVAE16rm, CMOVAE32rm, CMOVAE64rm>;
 943 defm : CMOVmr<X86_COND_AE, CMOVB16rm , CMOVB32rm , CMOVB64rm>;
 944 defm : CMOVmr<X86_COND_E , CMOVNE16rm, CMOVNE32rm, CMOVNE64rm>;
 945 defm : CMOVmr<X86_COND_NE, CMOVE16rm , CMOVE32rm , CMOVE64rm>;
 946 defm : CMOVmr<X86_COND_BE, CMOVA16rm , CMOVA32rm , CMOVA64rm>;
 947 defm : CMOVmr<X86_COND_A , CMOVBE16rm, CMOVBE32rm, CMOVBE64rm>;
 948 defm : CMOVmr<X86_COND_L , CMOVGE16rm, CMOVGE32rm, CMOVGE64rm>;
 949 defm : CMOVmr<X86_COND_GE, CMOVL16rm , CMOVL32rm , CMOVL64rm>;
 950 defm : CMOVmr<X86_COND_LE, CMOVG16rm , CMOVG32rm , CMOVG64rm>;
 951 defm : CMOVmr<X86_COND_G , CMOVLE16rm, CMOVLE32rm, CMOVLE64rm>;
 952 defm : CMOVmr<X86_COND_P , CMOVNP16rm, CMOVNP32rm, CMOVNP64rm>;
 953 defm : CMOVmr<X86_COND_NP, CMOVP16rm , CMOVP32rm , CMOVP64rm>;
 954 defm : CMOVmr<X86_COND_S , CMOVNS16rm, CMOVNS32rm, CMOVNS64rm>;
 955 defm : CMOVmr<X86_COND_NS, CMOVS16rm , CMOVS32rm , CMOVS64rm>;
 956 defm : CMOVmr<X86_COND_O , CMOVNO16rm, CMOVNO32rm, CMOVNO64rm>;
 957 defm : CMOVmr<X86_COND_NO, CMOVO16rm , CMOVO32rm , CMOVO64rm>;
 958
 959 // zextload bool -> zextload byte
 960 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
 961 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
 962 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
 963 def : Pat<(zextloadi64i1 addr:$src), (MOVZX64rm8 addr:$src)>;
 964
 965 // extload bool -> extload byte
 966 // When extloading from 16-bit and smaller memory locations into 64-bit
 967 // registers, use zero-extending loads so that the entire 64-bit register is
 968 // defined, avoiding partial-register updates.
 969
 970 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
 971 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>;
 972 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
 973 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>;
 974 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
 975 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
 976
 977 def : Pat<(extloadi64i1 addr:$src),  (MOVZX64rm8  addr:$src)>;
 978 def : Pat<(extloadi64i8 addr:$src),  (MOVZX64rm8  addr:$src)>;
 979 def : Pat<(extloadi64i16 addr:$src), (MOVZX64rm16 addr:$src)>;
 980 // For other extloads, use subregs, since the high contents of the register are
 981 // defined after an extload.
 982 def : Pat<(extloadi64i32 addr:$src),
 983           (SUBREG_TO_REG (i64 0), (MOV32rm addr:$src),
 984                          sub_32bit)>;
 985
 986 // anyext. Define these to do an explicit zero-extend to
 987 // avoid partial-register updates.
 988 def : Pat<(i16 (anyext GR8 :$src)), (MOVZX16rr8  GR8 :$src)>;
 989 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>;
 990
 991 // Except for i16 -> i32 since isel expect i16 ops to be promoted to i32.
 992 def : Pat<(i32 (anyext GR16:$src)),
 993           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR16:$src, sub_16bit)>;
 994
 995 def : Pat<(i64 (anyext GR8 :$src)), (MOVZX64rr8  GR8  :$src)>;
 996 def : Pat<(i64 (anyext GR16:$src)), (MOVZX64rr16 GR16 :$src)>;
 997 def : Pat<(i64 (anyext GR32:$src)),
 998           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
 999
1000
1001 // Any instruction that defines a 32-bit result leaves the high half of the
1002 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
1003 // be copying from a truncate. And x86's cmov doesn't do anything if the
1004 // condition is false. But any other 32-bit operation will zero-extend
1005 // up to 64 bits.
1006 def def32 : PatLeaf<(i32 GR32:$src), [{
1007   return N->getOpcode() != ISD::TRUNCATE &&
1008          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
1009          N->getOpcode() != ISD::CopyFromReg &&
1010          N->getOpcode() != X86ISD::CMOV;
1011 }]>;
1012
1013 // In the case of a 32-bit def that is known to implicitly zero-extend,
1014 // we can use a SUBREG_TO_REG.
1015 def : Pat<(i64 (zext def32:$src)),
1016           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
1017
1018 //===----------------------------------------------------------------------===//
1019 // Pattern match OR as ADD
1020 //===----------------------------------------------------------------------===//
1021
1022 // If safe, we prefer to pattern match OR as ADD at isel time. ADD can be
1023 // 3-addressified into an LEA instruction to avoid copies.  However, we also
1024 // want to finally emit these instructions as an or at the end of the code
1025 // generator to make the generated code easier to read.  To do this, we select
1026 // into "disjoint bits" pseudo ops.
1027
1028 // Treat an 'or' node is as an 'add' if the or'ed bits are known to be zero.
1029 def or_is_add : PatFrag<(ops node:$lhs, node:$rhs), (or node:$lhs, node:$rhs),[{
1030   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1031     return CurDAG->MaskedValueIsZero(N->getOperand(0), CN->getAPIntValue());
1032
1033   unsigned BitWidth = N->getValueType(0).getScalarType().getSizeInBits();
1034   APInt Mask = APInt::getAllOnesValue(BitWidth);
1035   APInt KnownZero0, KnownOne0;
1036   CurDAG->ComputeMaskedBits(N->getOperand(0), Mask, KnownZero0, KnownOne0, 0);
1037   APInt KnownZero1, KnownOne1;
1038   CurDAG->ComputeMaskedBits(N->getOperand(1), Mask, KnownZero1, KnownOne1, 0);
1039   return (~KnownZero0 & ~KnownZero1) == 0;
1040 }]>;
1041
1042
1043 // (or x1, x2) -> (add x1, x2) if two operands are known not to share bits.
1044 let AddedComplexity = 5 in { // Try this before the selecting to OR
1045
1046 let isCommutable = 1, isConvertibleToThreeAddress = 1,
1047     Constraints = "$src1 = $dst", Defs = [EFLAGS] in {
1048 def ADD16rr_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1049                     "", // orw/addw REG, REG
1050                     [(set GR16:$dst, (or_is_add GR16:$src1, GR16:$src2))]>;
1051 def ADD32rr_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1052                     "", // orl/addl REG, REG
1053                     [(set GR32:$dst, (or_is_add GR32:$src1, GR32:$src2))]>;
1054 def ADD64rr_DB  : I<0, Pseudo, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1055                     "", // orq/addq REG, REG
1056                     [(set GR64:$dst, (or_is_add GR64:$src1, GR64:$src2))]>;
1057
1058 // NOTE: These are order specific, we want the ri8 forms to be listed
1059 // first so that they are slightly preferred to the ri forms.
1060
1061 def ADD16ri8_DB : I<0, Pseudo,
1062                     (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1063                     "", // orw/addw REG, imm8
1064                     [(set GR16:$dst,(or_is_add GR16:$src1,i16immSExt8:$src2))]>;
1065 def ADD16ri_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1066                     "", // orw/addw REG, imm
1067                     [(set GR16:$dst, (or_is_add GR16:$src1, imm:$src2))]>;
1068
1069 def ADD32ri8_DB : I<0, Pseudo,
1070                     (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1071                     "", // orl/addl REG, imm8
1072                     [(set GR32:$dst,(or_is_add GR32:$src1,i32immSExt8:$src2))]>;
1073 def ADD32ri_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1074                     "", // orl/addl REG, imm
1075                     [(set GR32:$dst, (or_is_add GR32:$src1, imm:$src2))]>;
1076
1077
1078 def ADD64ri8_DB : I<0, Pseudo,
1079                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
1080                     "", // orq/addq REG, imm8
1081                     [(set GR64:$dst, (or_is_add GR64:$src1,
1082                                                 i64immSExt8:$src2))]>;
1083 def ADD64ri32_DB : I<0, Pseudo,
1084                      (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
1085                       "", // orq/addq REG, imm
1086                       [(set GR64:$dst, (or_is_add GR64:$src1,
1087                                                   i64immSExt32:$src2))]>;
1088 }
1089 } // AddedComplexity
1090
1091
1092 //===----------------------------------------------------------------------===//
1093 // Some peepholes
1094 //===----------------------------------------------------------------------===//
1095
1096 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1097 // +128 doesn't, so in this special case use a sub instead of an add.
1098 def : Pat<(add GR16:$src1, 128),
1099           (SUB16ri8 GR16:$src1, -128)>;
1100 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
1101           (SUB16mi8 addr:$dst, -128)>;
1102
1103 def : Pat<(add GR32:$src1, 128),
1104           (SUB32ri8 GR32:$src1, -128)>;
1105 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
1106           (SUB32mi8 addr:$dst, -128)>;
1107
1108 def : Pat<(add GR64:$src1, 128),
1109           (SUB64ri8 GR64:$src1, -128)>;
1110 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1111           (SUB64mi8 addr:$dst, -128)>;
1112
1113 // The same trick applies for 32-bit immediate fields in 64-bit
1114 // instructions.
1115 def : Pat<(add GR64:$src1, 0x0000000080000000),
1116           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1117 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1118           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1119
1120 // To avoid needing to materialize an immediate in a register, use a 32-bit and
1121 // with implicit zero-extension instead of a 64-bit and if the immediate has at
1122 // least 32 bits of leading zeros. If in addition the last 32 bits can be
1123 // represented with a sign extension of a 8 bit constant, use that.
1124
1125 def : Pat<(and GR64:$src, i64immZExt32SExt8:$imm),
1126           (SUBREG_TO_REG
1127             (i64 0),
1128             (AND32ri8
1129               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1130               (i32 (GetLo8XForm imm:$imm))),
1131             sub_32bit)>;
1132
1133 def : Pat<(and GR64:$src, i64immZExt32:$imm),
1134           (SUBREG_TO_REG
1135             (i64 0),
1136             (AND32ri
1137               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1138               (i32 (GetLo32XForm imm:$imm))),
1139             sub_32bit)>;
1140
1141
1142 // r & (2^16-1) ==> movz
1143 def : Pat<(and GR32:$src1, 0xffff),
1144           (MOVZX32rr16 (EXTRACT_SUBREG GR32:$src1, sub_16bit))>;
1145 // r & (2^8-1) ==> movz
1146 def : Pat<(and GR32:$src1, 0xff),
1147           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src1,
1148                                                              GR32_ABCD)),
1149                                       sub_8bit))>,
1150       Requires<[In32BitMode]>;
1151 // r & (2^8-1) ==> movz
1152 def : Pat<(and GR16:$src1, 0xff),
1153           (MOVZX16rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src1,
1154                                                              GR16_ABCD)),
1155                                       sub_8bit))>,
1156       Requires<[In32BitMode]>;
1157
1158 // r & (2^32-1) ==> movz
1159 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1160           (MOVZX64rr32 (EXTRACT_SUBREG GR64:$src, sub_32bit))>;
1161 // r & (2^16-1) ==> movz
1162 def : Pat<(and GR64:$src, 0xffff),
1163           (MOVZX64rr16 (i16 (EXTRACT_SUBREG GR64:$src, sub_16bit)))>;
1164 // r & (2^8-1) ==> movz
1165 def : Pat<(and GR64:$src, 0xff),
1166           (MOVZX64rr8 (i8 (EXTRACT_SUBREG GR64:$src, sub_8bit)))>;
1167 // r & (2^8-1) ==> movz
1168 def : Pat<(and GR32:$src1, 0xff),
1169            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, sub_8bit))>,
1170       Requires<[In64BitMode]>;
1171 // r & (2^8-1) ==> movz
1172 def : Pat<(and GR16:$src1, 0xff),
1173            (MOVZX16rr8 (i8 (EXTRACT_SUBREG GR16:$src1, sub_8bit)))>,
1174       Requires<[In64BitMode]>;
1175
1176
1177 // sext_inreg patterns
1178 def : Pat<(sext_inreg GR32:$src, i16),
1179           (MOVSX32rr16 (EXTRACT_SUBREG GR32:$src, sub_16bit))>;
1180 def : Pat<(sext_inreg GR32:$src, i8),
1181           (MOVSX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1182                                                              GR32_ABCD)),
1183                                       sub_8bit))>,
1184       Requires<[In32BitMode]>;
1185 def : Pat<(sext_inreg GR16:$src, i8),
1186           (MOVSX16rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1187                                                              GR16_ABCD)),
1188                                       sub_8bit))>,
1189       Requires<[In32BitMode]>;
1190
1191 def : Pat<(sext_inreg GR64:$src, i32),
1192           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, sub_32bit))>;
1193 def : Pat<(sext_inreg GR64:$src, i16),
1194           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, sub_16bit))>;
1195 def : Pat<(sext_inreg GR64:$src, i8),
1196           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, sub_8bit))>;
1197 def : Pat<(sext_inreg GR32:$src, i8),
1198           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, sub_8bit))>,
1199       Requires<[In64BitMode]>;
1200 def : Pat<(sext_inreg GR16:$src, i8),
1201           (MOVSX16rr8 (i8 (EXTRACT_SUBREG GR16:$src, sub_8bit)))>,
1202       Requires<[In64BitMode]>;
1203
1204
1205 // trunc patterns
1206 def : Pat<(i16 (trunc GR32:$src)),
1207           (EXTRACT_SUBREG GR32:$src, sub_16bit)>;
1208 def : Pat<(i8 (trunc GR32:$src)),
1209           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1210                           sub_8bit)>,
1211       Requires<[In32BitMode]>;
1212 def : Pat<(i8 (trunc GR16:$src)),
1213           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1214                           sub_8bit)>,
1215       Requires<[In32BitMode]>;
1216 def : Pat<(i32 (trunc GR64:$src)),
1217           (EXTRACT_SUBREG GR64:$src, sub_32bit)>;
1218 def : Pat<(i16 (trunc GR64:$src)),
1219           (EXTRACT_SUBREG GR64:$src, sub_16bit)>;
1220 def : Pat<(i8 (trunc GR64:$src)),
1221           (EXTRACT_SUBREG GR64:$src, sub_8bit)>;
1222 def : Pat<(i8 (trunc GR32:$src)),
1223           (EXTRACT_SUBREG GR32:$src, sub_8bit)>,
1224       Requires<[In64BitMode]>;
1225 def : Pat<(i8 (trunc GR16:$src)),
1226           (EXTRACT_SUBREG GR16:$src, sub_8bit)>,
1227       Requires<[In64BitMode]>;
1228
1229 // h-register tricks
1230 def : Pat<(i8 (trunc (srl_su GR16:$src, (i8 8)))),
1231           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1232                           sub_8bit_hi)>,
1233       Requires<[In32BitMode]>;
1234 def : Pat<(i8 (trunc (srl_su GR32:$src, (i8 8)))),
1235           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1236                           sub_8bit_hi)>,
1237       Requires<[In32BitMode]>;
1238 def : Pat<(srl GR16:$src, (i8 8)),
1239           (EXTRACT_SUBREG
1240             (MOVZX32rr8
1241               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1242                               sub_8bit_hi)),
1243             sub_16bit)>,
1244       Requires<[In32BitMode]>;
1245 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1246           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1247                                                              GR16_ABCD)),
1248                                       sub_8bit_hi))>,
1249       Requires<[In32BitMode]>;
1250 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1251           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1252                                                              GR16_ABCD)),
1253                                       sub_8bit_hi))>,
1254       Requires<[In32BitMode]>;
1255 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1256           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1257                                                              GR32_ABCD)),
1258                                       sub_8bit_hi))>,
1259       Requires<[In32BitMode]>;
1260 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1261           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1262                                                              GR32_ABCD)),
1263                                       sub_8bit_hi))>,
1264       Requires<[In32BitMode]>;
1265
1266 // h-register tricks.
1267 // For now, be conservative on x86-64 and use an h-register extract only if the
1268 // value is immediately zero-extended or stored, which are somewhat common
1269 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1270 // from being allocated in the same instruction as the h register, as there's
1271 // currently no way to describe this requirement to the register allocator.
1272
1273 // h-register extract and zero-extend.
1274 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1275           (SUBREG_TO_REG
1276             (i64 0),
1277             (MOVZX32_NOREXrr8
1278               (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1279                               sub_8bit_hi)),
1280             sub_32bit)>;
1281 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1282           (MOVZX32_NOREXrr8
1283             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1284                             sub_8bit_hi))>,
1285       Requires<[In64BitMode]>;
1286 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1287           (MOVZX32_NOREXrr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1288                                                                    GR32_ABCD)),
1289                                              sub_8bit_hi))>,
1290       Requires<[In64BitMode]>;
1291 def : Pat<(srl GR16:$src, (i8 8)),
1292           (EXTRACT_SUBREG
1293             (MOVZX32_NOREXrr8
1294               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1295                               sub_8bit_hi)),
1296             sub_16bit)>,
1297       Requires<[In64BitMode]>;
1298 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1299           (MOVZX32_NOREXrr8
1300             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1301                             sub_8bit_hi))>,
1302       Requires<[In64BitMode]>;
1303 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1304           (MOVZX32_NOREXrr8
1305             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1306                             sub_8bit_hi))>,
1307       Requires<[In64BitMode]>;
1308 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1309           (SUBREG_TO_REG
1310             (i64 0),
1311             (MOVZX32_NOREXrr8
1312               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1313                               sub_8bit_hi)),
1314             sub_32bit)>;
1315 def : Pat<(i64 (anyext (srl_su GR16:$src, (i8 8)))),
1316           (SUBREG_TO_REG
1317             (i64 0),
1318             (MOVZX32_NOREXrr8
1319               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1320                               sub_8bit_hi)),
1321             sub_32bit)>;
1322
1323 // h-register extract and store.
1324 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1325           (MOV8mr_NOREX
1326             addr:$dst,
1327             (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1328                             sub_8bit_hi))>;
1329 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1330           (MOV8mr_NOREX
1331             addr:$dst,
1332             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1333                             sub_8bit_hi))>,
1334       Requires<[In64BitMode]>;
1335 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1336           (MOV8mr_NOREX
1337             addr:$dst,
1338             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1339                             sub_8bit_hi))>,
1340       Requires<[In64BitMode]>;
1341
1342
1343 // (shl x, 1) ==> (add x, x)
1344 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
1345 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
1346 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
1347 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1348
1349 // (shl x (and y, 31)) ==> (shl x, y)
1350 def : Pat<(shl GR8:$src1, (and CL, 31)),
1351           (SHL8rCL GR8:$src1)>;
1352 def : Pat<(shl GR16:$src1, (and CL, 31)),
1353           (SHL16rCL GR16:$src1)>;
1354 def : Pat<(shl GR32:$src1, (and CL, 31)),
1355           (SHL32rCL GR32:$src1)>;
1356 def : Pat<(store (shl (loadi8 addr:$dst), (and CL, 31)), addr:$dst),
1357           (SHL8mCL addr:$dst)>;
1358 def : Pat<(store (shl (loadi16 addr:$dst), (and CL, 31)), addr:$dst),
1359           (SHL16mCL addr:$dst)>;
1360 def : Pat<(store (shl (loadi32 addr:$dst), (and CL, 31)), addr:$dst),
1361           (SHL32mCL addr:$dst)>;
1362
1363 def : Pat<(srl GR8:$src1, (and CL, 31)),
1364           (SHR8rCL GR8:$src1)>;
1365 def : Pat<(srl GR16:$src1, (and CL, 31)),
1366           (SHR16rCL GR16:$src1)>;
1367 def : Pat<(srl GR32:$src1, (and CL, 31)),
1368           (SHR32rCL GR32:$src1)>;
1369 def : Pat<(store (srl (loadi8 addr:$dst), (and CL, 31)), addr:$dst),
1370           (SHR8mCL addr:$dst)>;
1371 def : Pat<(store (srl (loadi16 addr:$dst), (and CL, 31)), addr:$dst),
1372           (SHR16mCL addr:$dst)>;
1373 def : Pat<(store (srl (loadi32 addr:$dst), (and CL, 31)), addr:$dst),
1374           (SHR32mCL addr:$dst)>;
1375
1376 def : Pat<(sra GR8:$src1, (and CL, 31)),
1377           (SAR8rCL GR8:$src1)>;
1378 def : Pat<(sra GR16:$src1, (and CL, 31)),
1379           (SAR16rCL GR16:$src1)>;
1380 def : Pat<(sra GR32:$src1, (and CL, 31)),
1381           (SAR32rCL GR32:$src1)>;
1382 def : Pat<(store (sra (loadi8 addr:$dst), (and CL, 31)), addr:$dst),
1383           (SAR8mCL addr:$dst)>;
1384 def : Pat<(store (sra (loadi16 addr:$dst), (and CL, 31)), addr:$dst),
1385           (SAR16mCL addr:$dst)>;
1386 def : Pat<(store (sra (loadi32 addr:$dst), (and CL, 31)), addr:$dst),
1387           (SAR32mCL addr:$dst)>;
1388
1389 // (shl x (and y, 63)) ==> (shl x, y)
1390 def : Pat<(shl GR64:$src1, (and CL, 63)),
1391           (SHL64rCL GR64:$src1)>;
1392 def : Pat<(store (shl (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1393           (SHL64mCL addr:$dst)>;
1394
1395 def : Pat<(srl GR64:$src1, (and CL, 63)),
1396           (SHR64rCL GR64:$src1)>;
1397 def : Pat<(store (srl (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1398           (SHR64mCL addr:$dst)>;
1399
1400 def : Pat<(sra GR64:$src1, (and CL, 63)),
1401           (SAR64rCL GR64:$src1)>;
1402 def : Pat<(store (sra (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1403           (SAR64mCL addr:$dst)>;
1404
1405
1406 // (anyext (setcc_carry)) -> (setcc_carry)
1407 def : Pat<(i16 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1408           (SETB_C16r)>;
1409 def : Pat<(i32 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1410           (SETB_C32r)>;
1411 def : Pat<(i32 (anyext (i16 (X86setcc_c X86_COND_B, EFLAGS)))),
1412           (SETB_C32r)>;
1413
1414
1415
1416
1417 //===----------------------------------------------------------------------===//
1418 // EFLAGS-defining Patterns
1419 //===----------------------------------------------------------------------===//
1420
1421 // add reg, reg
1422 def : Pat<(add GR8 :$src1, GR8 :$src2), (ADD8rr  GR8 :$src1, GR8 :$src2)>;
1423 def : Pat<(add GR16:$src1, GR16:$src2), (ADD16rr GR16:$src1, GR16:$src2)>;
1424 def : Pat<(add GR32:$src1, GR32:$src2), (ADD32rr GR32:$src1, GR32:$src2)>;
1425
1426 // add reg, mem
1427 def : Pat<(add GR8:$src1, (loadi8 addr:$src2)),
1428           (ADD8rm GR8:$src1, addr:$src2)>;
1429 def : Pat<(add GR16:$src1, (loadi16 addr:$src2)),
1430           (ADD16rm GR16:$src1, addr:$src2)>;
1431 def : Pat<(add GR32:$src1, (loadi32 addr:$src2)),
1432           (ADD32rm GR32:$src1, addr:$src2)>;
1433
1434 // add reg, imm
1435 def : Pat<(add GR8 :$src1, imm:$src2), (ADD8ri  GR8:$src1 , imm:$src2)>;
1436 def : Pat<(add GR16:$src1, imm:$src2), (ADD16ri GR16:$src1, imm:$src2)>;
1437 def : Pat<(add GR32:$src1, imm:$src2), (ADD32ri GR32:$src1, imm:$src2)>;
1438 def : Pat<(add GR16:$src1, i16immSExt8:$src2),
1439           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
1440 def : Pat<(add GR32:$src1, i32immSExt8:$src2),
1441           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
1442
1443 // sub reg, reg
1444 def : Pat<(sub GR8 :$src1, GR8 :$src2), (SUB8rr  GR8 :$src1, GR8 :$src2)>;
1445 def : Pat<(sub GR16:$src1, GR16:$src2), (SUB16rr GR16:$src1, GR16:$src2)>;
1446 def : Pat<(sub GR32:$src1, GR32:$src2), (SUB32rr GR32:$src1, GR32:$src2)>;
1447
1448 // sub reg, mem
1449 def : Pat<(sub GR8:$src1, (loadi8 addr:$src2)),
1450           (SUB8rm GR8:$src1, addr:$src2)>;
1451 def : Pat<(sub GR16:$src1, (loadi16 addr:$src2)),
1452           (SUB16rm GR16:$src1, addr:$src2)>;
1453 def : Pat<(sub GR32:$src1, (loadi32 addr:$src2)),
1454           (SUB32rm GR32:$src1, addr:$src2)>;
1455
1456 // sub reg, imm
1457 def : Pat<(sub GR8:$src1, imm:$src2),
1458           (SUB8ri GR8:$src1, imm:$src2)>;
1459 def : Pat<(sub GR16:$src1, imm:$src2),
1460           (SUB16ri GR16:$src1, imm:$src2)>;
1461 def : Pat<(sub GR32:$src1, imm:$src2),
1462           (SUB32ri GR32:$src1, imm:$src2)>;
1463 def : Pat<(sub GR16:$src1, i16immSExt8:$src2),
1464           (SUB16ri8 GR16:$src1, i16immSExt8:$src2)>;
1465 def : Pat<(sub GR32:$src1, i32immSExt8:$src2),
1466           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
1467
1468 // mul reg, reg
1469 def : Pat<(mul GR16:$src1, GR16:$src2),
1470           (IMUL16rr GR16:$src1, GR16:$src2)>;
1471 def : Pat<(mul GR32:$src1, GR32:$src2),
1472           (IMUL32rr GR32:$src1, GR32:$src2)>;
1473
1474 // mul reg, mem
1475 def : Pat<(mul GR16:$src1, (loadi16 addr:$src2)),
1476           (IMUL16rm GR16:$src1, addr:$src2)>;
1477 def : Pat<(mul GR32:$src1, (loadi32 addr:$src2)),
1478           (IMUL32rm GR32:$src1, addr:$src2)>;
1479
1480 // mul reg, imm
1481 def : Pat<(mul GR16:$src1, imm:$src2),
1482           (IMUL16rri GR16:$src1, imm:$src2)>;
1483 def : Pat<(mul GR32:$src1, imm:$src2),
1484           (IMUL32rri GR32:$src1, imm:$src2)>;
1485 def : Pat<(mul GR16:$src1, i16immSExt8:$src2),
1486           (IMUL16rri8 GR16:$src1, i16immSExt8:$src2)>;
1487 def : Pat<(mul GR32:$src1, i32immSExt8:$src2),
1488           (IMUL32rri8 GR32:$src1, i32immSExt8:$src2)>;
1489
1490 // reg = mul mem, imm
1491 def : Pat<(mul (loadi16 addr:$src1), imm:$src2),
1492           (IMUL16rmi addr:$src1, imm:$src2)>;
1493 def : Pat<(mul (loadi32 addr:$src1), imm:$src2),
1494           (IMUL32rmi addr:$src1, imm:$src2)>;
1495 def : Pat<(mul (loadi16 addr:$src1), i16immSExt8:$src2),
1496           (IMUL16rmi8 addr:$src1, i16immSExt8:$src2)>;
1497 def : Pat<(mul (loadi32 addr:$src1), i32immSExt8:$src2),
1498           (IMUL32rmi8 addr:$src1, i32immSExt8:$src2)>;
1499
1500 // Optimize multiply by 2 with EFLAGS result.
1501 let AddedComplexity = 2 in {
1502 def : Pat<(X86smul_flag GR16:$src1, 2), (ADD16rr GR16:$src1, GR16:$src1)>;
1503 def : Pat<(X86smul_flag GR32:$src1, 2), (ADD32rr GR32:$src1, GR32:$src1)>;
1504 }
1505
1506 // Patterns for nodes that do not produce flags, for instructions that do.
1507
1508 // addition
1509 def : Pat<(add GR64:$src1, GR64:$src2),
1510           (ADD64rr GR64:$src1, GR64:$src2)>;
1511 def : Pat<(add GR64:$src1, i64immSExt8:$src2),
1512           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1513 def : Pat<(add GR64:$src1, i64immSExt32:$src2),
1514           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1515 def : Pat<(add GR64:$src1, (loadi64 addr:$src2)),
1516           (ADD64rm GR64:$src1, addr:$src2)>;
1517
1518 // subtraction
1519 def : Pat<(sub GR64:$src1, GR64:$src2),
1520           (SUB64rr GR64:$src1, GR64:$src2)>;
1521 def : Pat<(sub GR64:$src1, (loadi64 addr:$src2)),
1522           (SUB64rm GR64:$src1, addr:$src2)>;
1523 def : Pat<(sub GR64:$src1, i64immSExt8:$src2),
1524           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1525 def : Pat<(sub GR64:$src1, i64immSExt32:$src2),
1526           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1527
1528 // Multiply
1529 def : Pat<(mul GR64:$src1, GR64:$src2),
1530           (IMUL64rr GR64:$src1, GR64:$src2)>;
1531 def : Pat<(mul GR64:$src1, (loadi64 addr:$src2)),
1532           (IMUL64rm GR64:$src1, addr:$src2)>;
1533 def : Pat<(mul GR64:$src1, i64immSExt8:$src2),
1534           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
1535 def : Pat<(mul GR64:$src1, i64immSExt32:$src2),
1536           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
1537 def : Pat<(mul (loadi64 addr:$src1), i64immSExt8:$src2),
1538           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
1539 def : Pat<(mul (loadi64 addr:$src1), i64immSExt32:$src2),
1540           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
1541
1542 // Increment reg.
1543 def : Pat<(add GR8 :$src, 1), (INC8r     GR8 :$src)>;
1544 def : Pat<(add GR16:$src, 1), (INC16r    GR16:$src)>, Requires<[In32BitMode]>;
1545 def : Pat<(add GR16:$src, 1), (INC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1546 def : Pat<(add GR32:$src, 1), (INC32r    GR32:$src)>, Requires<[In32BitMode]>;
1547 def : Pat<(add GR32:$src, 1), (INC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1548 def : Pat<(add GR64:$src, 1), (INC64r    GR64:$src)>;
1549
1550 // Decrement reg.
1551 def : Pat<(add GR8 :$src, -1), (DEC8r     GR8 :$src)>;
1552 def : Pat<(add GR16:$src, -1), (DEC16r    GR16:$src)>, Requires<[In32BitMode]>;
1553 def : Pat<(add GR16:$src, -1), (DEC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1554 def : Pat<(add GR32:$src, -1), (DEC32r    GR32:$src)>, Requires<[In32BitMode]>;
1555 def : Pat<(add GR32:$src, -1), (DEC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1556 def : Pat<(add GR64:$src, -1), (DEC64r    GR64:$src)>;
1557
1558 // or reg/reg.
1559 def : Pat<(or GR8 :$src1, GR8 :$src2), (OR8rr  GR8 :$src1, GR8 :$src2)>;
1560 def : Pat<(or GR16:$src1, GR16:$src2), (OR16rr GR16:$src1, GR16:$src2)>;
1561 def : Pat<(or GR32:$src1, GR32:$src2), (OR32rr GR32:$src1, GR32:$src2)>;
1562 def : Pat<(or GR64:$src1, GR64:$src2), (OR64rr GR64:$src1, GR64:$src2)>;
1563
1564 // or reg/mem
1565 def : Pat<(or GR8:$src1, (loadi8 addr:$src2)),
1566           (OR8rm GR8:$src1, addr:$src2)>;
1567 def : Pat<(or GR16:$src1, (loadi16 addr:$src2)),
1568           (OR16rm GR16:$src1, addr:$src2)>;
1569 def : Pat<(or GR32:$src1, (loadi32 addr:$src2)),
1570           (OR32rm GR32:$src1, addr:$src2)>;
1571 def : Pat<(or GR64:$src1, (loadi64 addr:$src2)),
1572           (OR64rm GR64:$src1, addr:$src2)>;
1573
1574 // or reg/imm
1575 def : Pat<(or GR8:$src1 , imm:$src2), (OR8ri  GR8 :$src1, imm:$src2)>;
1576 def : Pat<(or GR16:$src1, imm:$src2), (OR16ri GR16:$src1, imm:$src2)>;
1577 def : Pat<(or GR32:$src1, imm:$src2), (OR32ri GR32:$src1, imm:$src2)>;
1578 def : Pat<(or GR16:$src1, i16immSExt8:$src2),
1579           (OR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1580 def : Pat<(or GR32:$src1, i32immSExt8:$src2),
1581           (OR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1582 def : Pat<(or GR64:$src1, i64immSExt8:$src2),
1583           (OR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1584 def : Pat<(or GR64:$src1, i64immSExt32:$src2),
1585           (OR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1586
1587 // xor reg/reg
1588 def : Pat<(xor GR8 :$src1, GR8 :$src2), (XOR8rr  GR8 :$src1, GR8 :$src2)>;
1589 def : Pat<(xor GR16:$src1, GR16:$src2), (XOR16rr GR16:$src1, GR16:$src2)>;
1590 def : Pat<(xor GR32:$src1, GR32:$src2), (XOR32rr GR32:$src1, GR32:$src2)>;
1591 def : Pat<(xor GR64:$src1, GR64:$src2), (XOR64rr GR64:$src1, GR64:$src2)>;
1592
1593 // xor reg/mem
1594 def : Pat<(xor GR8:$src1, (loadi8 addr:$src2)),
1595           (XOR8rm GR8:$src1, addr:$src2)>;
1596 def : Pat<(xor GR16:$src1, (loadi16 addr:$src2)),
1597           (XOR16rm GR16:$src1, addr:$src2)>;
1598 def : Pat<(xor GR32:$src1, (loadi32 addr:$src2)),
1599           (XOR32rm GR32:$src1, addr:$src2)>;
1600 def : Pat<(xor GR64:$src1, (loadi64 addr:$src2)),
1601           (XOR64rm GR64:$src1, addr:$src2)>;
1602
1603 // xor reg/imm
1604 def : Pat<(xor GR8:$src1, imm:$src2),
1605           (XOR8ri GR8:$src1, imm:$src2)>;
1606 def : Pat<(xor GR16:$src1, imm:$src2),
1607           (XOR16ri GR16:$src1, imm:$src2)>;
1608 def : Pat<(xor GR32:$src1, imm:$src2),
1609           (XOR32ri GR32:$src1, imm:$src2)>;
1610 def : Pat<(xor GR16:$src1, i16immSExt8:$src2),
1611           (XOR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1612 def : Pat<(xor GR32:$src1, i32immSExt8:$src2),
1613           (XOR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1614 def : Pat<(xor GR64:$src1, i64immSExt8:$src2),
1615           (XOR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1616 def : Pat<(xor GR64:$src1, i64immSExt32:$src2),
1617           (XOR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1618
1619 // and reg/reg
1620 def : Pat<(and GR8 :$src1, GR8 :$src2), (AND8rr  GR8 :$src1, GR8 :$src2)>;
1621 def : Pat<(and GR16:$src1, GR16:$src2), (AND16rr GR16:$src1, GR16:$src2)>;
1622 def : Pat<(and GR32:$src1, GR32:$src2), (AND32rr GR32:$src1, GR32:$src2)>;
1623 def : Pat<(and GR64:$src1, GR64:$src2), (AND64rr GR64:$src1, GR64:$src2)>;
1624
1625 // and reg/mem
1626 def : Pat<(and GR8:$src1, (loadi8 addr:$src2)),
1627           (AND8rm GR8:$src1, addr:$src2)>;
1628 def : Pat<(and GR16:$src1, (loadi16 addr:$src2)),
1629           (AND16rm GR16:$src1, addr:$src2)>;
1630 def : Pat<(and GR32:$src1, (loadi32 addr:$src2)),
1631           (AND32rm GR32:$src1, addr:$src2)>;
1632 def : Pat<(and GR64:$src1, (loadi64 addr:$src2)),
1633           (AND64rm GR64:$src1, addr:$src2)>;
1634
1635 // and reg/imm
1636 def : Pat<(and GR8:$src1, imm:$src2),
1637           (AND8ri GR8:$src1, imm:$src2)>;
1638 def : Pat<(and GR16:$src1, imm:$src2),
1639           (AND16ri GR16:$src1, imm:$src2)>;
1640 def : Pat<(and GR32:$src1, imm:$src2),
1641           (AND32ri GR32:$src1, imm:$src2)>;
1642 def : Pat<(and GR16:$src1, i16immSExt8:$src2),
1643           (AND16ri8 GR16:$src1, i16immSExt8:$src2)>;
1644 def : Pat<(and GR32:$src1, i32immSExt8:$src2),
1645           (AND32ri8 GR32:$src1, i32immSExt8:$src2)>;
1646 def : Pat<(and GR64:$src1, i64immSExt8:$src2),
1647           (AND64ri8 GR64:$src1, i64immSExt8:$src2)>;
1648 def : Pat<(and GR64:$src1, i64immSExt32:$src2),
1649           (AND64ri32 GR64:$src1, i64immSExt32:$src2)>;
1650