Fixed some bugs.
[llvm/zpu.git] / test / TableGen / Tree.td
blob2796cfd3586f672ef02480b70ba4ab37fd3a4d3b
1 // This tests to make sure we can parse tree patterns.
2 // RUN: tblgen %s
3 // XFAIL: vg_leak
5 class TreeNode;
6 class RegisterClass;
8 def set  : TreeNode;
9 def plus : TreeNode;
10 def imm  : TreeNode;
11 def R32  : RegisterClass;
13 class Inst<dag T> {
14   dag Pattern = T;
17 def ADDrr32 : Inst<(set R32, (plus R32, R32))>;  // a = b + c
18 def ADDri32 : Inst<(set R32, (plus R32, imm))>;  // a = b + imm