README.md

   1 # MyMicroProccessor
   2 Computer Architectures project to design a 16/32 bit microprocessor in VHDL.
   3
   4 This is our design of a 16/32 bit microproccessor in VHDL,
   5 as part of the second year Computer Architectures module from the Department of Electronics at the University of York
   6
   7 ## Authors
   8 The Labs were created by myself [@zwrawr](https://github.com/zwrawr) and Tom meadows (Who dosent have a Git hub account :open_mouth: ). All of the commits are in my name because tom dosent have a github account, but the project is a join effort.
   9
  10 ## Project
  11 Not done yet.
  12
  13 ## Labs
  14 ### Lab 1
  15
  16 ### Lab 2
  17 This lab is about creating data paths for single cycle, multi cycle and piplined architectures. We used the registers and the ALU from Lab 1. Here's the RTL schematic of the piplined architecture.
  18 ![Image](/Lab_2/Report/DataPathD_Schem.png?raw=true)
  19
  20 ## Homework
  21 ### Homework 1
  22
  23 ### Homework 2
  24 Not done yet.