Project/Project/Sequencer.vhi

   1
   2 -- VHDL Instantiation Created from source file Sequencer.vhd -- 16:03:34 05/20/2017
   3 --
   4 -- Notes:
   5 -- 1) This instantiation template has been automatically generated using types
   6 -- std_logic and std_logic_vector for the ports of the instantiated module
   7 -- 2) To use this template to instantiate this entity, cut-and-paste and then edit
   8
   9         COMPONENT Sequencer
  10         PORT(
  11                 clk : IN std_logic;
  12                 rst : IN std_logic;
  13                 instr : IN std_logic_vector(31 downto 0);
  14                 PC_plus : IN std_logic_vector(7 downto 0);
  15                 flags : IN std_logic_vector(6 downto 0);
  16                 PC : OUT std_logic_vector(7 downto 0);
  17                 MIA : OUT std_logic_vector(7 downto 0)
  18                 );
  19         END COMPONENT;
  20
  21         Inst_Sequencer: Sequencer PORT MAP(
  22                 clk => ,
  23                 rst => ,
  24                 instr => ,
  25                 PC_plus => ,
  26                 flags => ,
  27                 PC => ,
  28                 MIA =>
  29         );
  30
  31