| blob | 2e1b21a6c5346aa339d1595f21135784ec4f2971 |
1 /*
2 * This declarations of the PIC16LF1778 MCU.
3 *
4 * This file is part of the GNU PIC library for SDCC, originally
5 * created by Molnar Karoly <molnarkaroly@users.sf.net> 2016.
6 *
7 * This file is generated automatically by the cinc2h.pl, 2016-04-13 17:23:16 UTC.
8 *
9 * SDCC is licensed under the GNU Public license (GPL) v2. Note that
10 * this license covers the code to the compiler and other executables,
11 * but explicitly does not cover any code or objects generated by sdcc.
12 *
13 * For pic device libraries and header files which are derived from
14 * Microchip header (.inc) and linker script (.lkr) files Microchip
15 * requires that "The header files should state that they are only to be
16 * used with authentic Microchip devices" which makes them incompatible
17 * with the GPL. Pic device libraries and header files are located at
18 * non-free/lib and non-free/include directories respectively.
19 * Sdcc should be run with the --use-non-free command line option in
20 * order to include non-free header files and libraries.
21 *
22 * See http://sdcc.sourceforge.net/ for the latest information on sdcc.
23 */
25 #ifndef __PIC16LF1778_H__
26 #define __PIC16LF1778_H__
28 //==============================================================================
29 //
30 // Register Addresses
31 //
32 //==============================================================================
34 #ifndef NO_ADDR_DEFINES
36 #define INDF0_ADDR 0x0000
37 #define INDF1_ADDR 0x0001
38 #define PCL_ADDR 0x0002
39 #define STATUS_ADDR 0x0003
40 #define FSR0_ADDR 0x0004
41 #define FSR0L_ADDR 0x0004
42 #define FSR0H_ADDR 0x0005
43 #define FSR1_ADDR 0x0006
44 #define FSR1L_ADDR 0x0006
45 #define FSR1H_ADDR 0x0007
46 #define BSR_ADDR 0x0008
47 #define WREG_ADDR 0x0009
48 #define PCLATH_ADDR 0x000A
49 #define INTCON_ADDR 0x000B
50 #define PORTA_ADDR 0x000C
51 #define PORTB_ADDR 0x000D
52 #define PORTC_ADDR 0x000E
53 #define PORTE_ADDR 0x0010
54 #define PIR1_ADDR 0x0011
55 #define PIR2_ADDR 0x0012
56 #define PIR3_ADDR 0x0013
57 #define PIR4_ADDR 0x0014
58 #define PIR5_ADDR 0x0015
59 #define PIR6_ADDR 0x0016
60 #define TMR0_ADDR 0x0017
61 #define TMR1_ADDR 0x0018
62 #define TMR1L_ADDR 0x0018
63 #define TMR1H_ADDR 0x0019
64 #define T1CON_ADDR 0x001A
65 #define T1GCON_ADDR 0x001B
66 #define TMR3_ADDR 0x001C
67 #define TMR3L_ADDR 0x001C
68 #define TMR3H_ADDR 0x001D
69 #define T3CON_ADDR 0x001E
70 #define T3GCON_ADDR 0x001F
71 #define TRISA_ADDR 0x008C
72 #define TRISB_ADDR 0x008D
73 #define TRISC_ADDR 0x008E
74 #define TRISE_ADDR 0x0090
75 #define PIE1_ADDR 0x0091
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77 #define PIE3_ADDR 0x0093
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79 #define PIE5_ADDR 0x0095
80 #define PIE6_ADDR 0x0096
81 #define OPTION_REG_ADDR 0x0097
82 #define PCON_ADDR 0x0098
83 #define WDTCON_ADDR 0x0099
84 #define OSCTUNE_ADDR 0x009A
85 #define OSCCON_ADDR 0x009B
86 #define OSCSTAT_ADDR 0x009C
87 #define BORCON_ADDR 0x009D
88 #define FVRCON_ADDR 0x009E
89 #define ZCD1CON_ADDR 0x009F
90 #define LATA_ADDR 0x010C
91 #define LATB_ADDR 0x010D
92 #define LATC_ADDR 0x010E
93 #define CMOUT_ADDR 0x0111
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95 #define CM1CON1_ADDR 0x0113
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97 #define CM1PSEL_ADDR 0x0115
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99 #define CM2CON1_ADDR 0x0117
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101 #define CM2PSEL_ADDR 0x0119
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110 #define PMADRL_ADDR 0x0191
111 #define PMADRH_ADDR 0x0192
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113 #define PMDATL_ADDR 0x0193
114 #define PMDATH_ADDR 0x0194
115 #define PMCON1_ADDR 0x0195
116 #define PMCON2_ADDR 0x0196
117 #define RC1REG_ADDR 0x0199
118 #define RCREG_ADDR 0x0199
119 #define RCREG1_ADDR 0x0199
120 #define TX1REG_ADDR 0x019A
121 #define TXREG_ADDR 0x019A
122 #define TXREG1_ADDR 0x019A
123 #define SP1BRG_ADDR 0x019B
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132 #define RCSTA_ADDR 0x019D
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137 #define BAUD1CON_ADDR 0x019F
138 #define BAUDCON_ADDR 0x019F
139 #define BAUDCON1_ADDR 0x019F
140 #define BAUDCTL_ADDR 0x019F
141 #define BAUDCTL1_ADDR 0x019F
142 #define WPUA_ADDR 0x020C
143 #define WPUB_ADDR 0x020D
144 #define WPUC_ADDR 0x020E
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146 #define SSP1BUF_ADDR 0x0211
147 #define SSPBUF_ADDR 0x0211
148 #define SSP1ADD_ADDR 0x0212
149 #define SSPADD_ADDR 0x0212
150 #define SSP1MSK_ADDR 0x0213
151 #define SSPMSK_ADDR 0x0213
152 #define SSP1STAT_ADDR 0x0214
153 #define SSPSTAT_ADDR 0x0214
154 #define SSP1CON_ADDR 0x0215
155 #define SSP1CON1_ADDR 0x0215
156 #define SSPCON_ADDR 0x0215
157 #define SSPCON1_ADDR 0x0215
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159 #define SSPCON2_ADDR 0x0216
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161 #define SSPCON3_ADDR 0x0217
162 #define MD3CON0_ADDR 0x021B
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181 #define CCPR7L_ADDR 0x0299
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197 #define MD2SRC_ADDR 0x031D
198 #define MD2CARL_ADDR 0x031E
199 #define MD2CARH_ADDR 0x031F
200 #define INLVLA_ADDR 0x038C
201 #define INLVLB_ADDR 0x038D
202 #define INLVLC_ADDR 0x038E
203 #define INLVE_ADDR 0x0390
204 #define IOCAP_ADDR 0x0391
205 #define IOCAN_ADDR 0x0392
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213 #define IOCEP_ADDR 0x039D
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215 #define IOCEF_ADDR 0x039F
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217 #define TMR5_ADDR 0x040F
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223 #define TMR4_ADDR 0x0413
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233 #define T6PR_ADDR 0x041B
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240 #define ADCON0_ADDR 0x0490
241 #define ADCON1_ADDR 0x0491
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252 #define TMR8_ADDR 0x049A
253 #define PR8_ADDR 0x049B
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259 #define OPA1NCHS_ADDR 0x050F
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270 #define OPA3ORS_ADDR 0x051A
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272 #define DAC1CON0_ADDR 0x058E
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281 #define DAC2REFL_ADDR 0x0592
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284 #define DAC3CON0_ADDR 0x0594
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287 #define DAC4CON0_ADDR 0x0596
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290 #define DAC5CON0_ADDR 0x0598
291 #define DAC5CON1_ADDR 0x0599
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293 #define DAC5REFL_ADDR 0x0599
294 #define DAC5CON2_ADDR 0x059A
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296 #define DAC7CON0_ADDR 0x059E
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299 #define PWM3DCL_ADDR 0x0614
300 #define PWM3DCH_ADDR 0x0615
301 #define PWM3CON_ADDR 0x0616
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303 #define PWM4DCH_ADDR 0x0618
304 #define PWM4CON_ADDR 0x0619
305 #define PWM9DCL_ADDR 0x061A
306 #define PWM9DCH_ADDR 0x061B
307 #define PWM9CON_ADDR 0x061C
308 #define COG1PHR_ADDR 0x068D
309 #define COG1PHF_ADDR 0x068E
310 #define COG1BLKR_ADDR 0x068F
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320 #define COG1FIS0_ADDR 0x0699
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323 #define COG1FSIM1_ADDR 0x069C
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325 #define COG1ASD1_ADDR 0x069E
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327 #define COG2PHR_ADDR 0x070D
328 #define COG2PHF_ADDR 0x070E
329 #define COG2BLKR_ADDR 0x070F
330 #define COG2BLKF_ADDR 0x0710
331 #define COG2DBR_ADDR 0x0711
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333 #define COG2CON0_ADDR 0x0713
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337 #define COG2RSIM0_ADDR 0x0717
338 #define COG2RSIM1_ADDR 0x0718
339 #define COG2FIS0_ADDR 0x0719
340 #define COG2FIS1_ADDR 0x071A
341 #define COG2FSIM0_ADDR 0x071B
342 #define COG2FSIM1_ADDR 0x071C
343 #define COG2ASD0_ADDR 0x071D
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345 #define COG2STR_ADDR 0x071F
346 #define PRG1RTSS_ADDR 0x078E
347 #define PRG1FTSS_ADDR 0x078F
348 #define PRG1INS_ADDR 0x0790
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350 #define PRG1CON1_ADDR 0x0792
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353 #define PRG2FTSS_ADDR 0x0795
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355 #define PRG2CON0_ADDR 0x0797
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357 #define PRG2CON2_ADDR 0x0799
358 #define PRG3RTSS_ADDR 0x079A
359 #define PRG3FTSS_ADDR 0x079B
360 #define PRG3INS_ADDR 0x079C
361 #define PRG3CON0_ADDR 0x079D
362 #define PRG3CON1_ADDR 0x079E
363 #define PRG3CON2_ADDR 0x079F
364 #define COG3PHR_ADDR 0x080D
365 #define COG3PHF_ADDR 0x080E
366 #define COG3BLKR_ADDR 0x080F
367 #define COG3BLKF_ADDR 0x0810
368 #define COG3DBR_ADDR 0x0811
369 #define COG3DBF_ADDR 0x0812
370 #define COG3CON0_ADDR 0x0813
371 #define COG3CON1_ADDR 0x0814
372 #define COG3RIS0_ADDR 0x0815
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374 #define COG3RSIM0_ADDR 0x0817
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376 #define COG3FIS0_ADDR 0x0819
377 #define COG3FIS1_ADDR 0x081A
378 #define COG3FSIM0_ADDR 0x081B
379 #define COG3FSIM1_ADDR 0x081C
380 #define COG3ASD0_ADDR 0x081D
381 #define COG3ASD1_ADDR 0x081E
382 #define COG3STR_ADDR 0x081F
383 #define CM4CON0_ADDR 0x090C
384 #define CM4CON1_ADDR 0x090D
385 #define CM4NSEL_ADDR 0x090E
386 #define CM4PSEL_ADDR 0x090F
387 #define CM5CON0_ADDR 0x0910
388 #define CM5CON1_ADDR 0x0911
389 #define CM5NSEL_ADDR 0x0912
390 #define CM5PSEL_ADDR 0x0913
391 #define CM6CON0_ADDR 0x0914
392 #define CM6CON1_ADDR 0x0915
393 #define CM6NSEL_ADDR 0x0916
394 #define CM6PSEL_ADDR 0x0917
395 #define PWMEN_ADDR 0x0D8E
396 #define PWMLD_ADDR 0x0D8F
397 #define PWMOUT_ADDR 0x0D90
398 #define PWM5PH_ADDR 0x0D91
399 #define PWM5PHL_ADDR 0x0D91
400 #define PWM5PHH_ADDR 0x0D92
401 #define PWM5DC_ADDR 0x0D93
402 #define PWM5DCL_ADDR 0x0D93
403 #define PWM5DCH_ADDR 0x0D94
404 #define PWM5PR_ADDR 0x0D95
405 #define PWM5PRL_ADDR 0x0D95
406 #define PWM5PRH_ADDR 0x0D96
407 #define PWM5OF_ADDR 0x0D97
408 #define PWM5OFL_ADDR 0x0D97
409 #define PWM5OFH_ADDR 0x0D98
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411 #define PWM5TMRL_ADDR 0x0D99
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592 // Register Definitions
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1229 // T3CON Bits
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1343 // T3GCON Bits
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1416 #define _T3GCON_TMR3GE 0x80
1418 //==============================================================================
1421 //==============================================================================
1422 // TRISA Bits
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1452 //==============================================================================
1453 // TRISB Bits
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1476 #define _TRISB5 0x20
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1480 //==============================================================================
1483 //==============================================================================
1484 // TRISC Bits
1489 {
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1514 //==============================================================================
1515 // TRISE Bits
1520 {
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1538 //==============================================================================
1539 // PIE1 Bits
1544 {
1545 struct
1546 {
1555 };
1557 struct
1558 {
1567 };
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1585 //==============================================================================
1586 // PIE2 Bits
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1616 //==============================================================================
1617 // PIE3 Bits
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1642 //==============================================================================
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1646 // PIE4 Bits
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1672 //==============================================================================
1675 //==============================================================================
1676 // PIE5 Bits
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1703 // PIE6 Bits
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1728 //==============================================================================
1729 // OPTION_REG Bits
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1735 struct
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1745 };
1747 struct
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1757 };
1759 struct
1760 {
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1779 //==============================================================================
1782 //==============================================================================
1783 // PCON Bits
1788 {
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1813 // WDTCON Bits
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1819 struct
1820 {
1829 };
1831 struct
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1836 };
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1851 //==============================================================================
1852 // OSCTUNE Bits
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1858 struct
1859 {
1868 };
1870 struct
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1889 //==============================================================================
1890 // OSCCON Bits
1895 {
1896 struct
1897 {
1906 };
1908 struct
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1912 };
1914 struct
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1919 };
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1932 //==============================================================================
1935 //==============================================================================
1936 // OSCSTAT Bits
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1967 // BORCON Bits
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1992 //==============================================================================
1993 // FVRCON Bits
1998 {
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2020 // ZCD1CON Bits
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2048 // LATA Bits
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2079 // LATB Bits
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2109 //==============================================================================
2110 // LATC Bits
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2140 //==============================================================================
2141 // CMOUT Bits
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2169 //==============================================================================
2170 // CM1CON0 Bits
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2176 struct
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2186 };
2188 struct
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2221 //==============================================================================
2222 // CM1CON1 Bits
2227 {
2228 struct
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2238 };
2240 struct
2241 {
2250 };
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2260 //==============================================================================
2263 //==============================================================================
2264 // CM1NSEL Bits
2269 {
2270 struct
2271 {
2280 };
2282 struct
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2286 };
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2299 //==============================================================================
2300 // CM1PSEL Bits
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2316 };
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2328 };
2330 struct
2331 {
2334 };
2336 struct
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2340 };
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2358 // CM2CON0 Bits
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2409 //==============================================================================
2410 // CM2CON1 Bits
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2451 //==============================================================================
2452 // CM2NSEL Bits
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2488 // CM2PSEL Bits
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2546 // CM3CON0 Bits
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2597 //==============================================================================
2598 // CM3CON1 Bits
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2616 struct
2617 {
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2639 //==============================================================================
2640 // CM3NSEL Bits
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2646 struct
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2656 };
2658 struct
2659 {
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2675 //==============================================================================
2676 // CM3PSEL Bits
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2704 };
2706 struct
2707 {
2710 };
2712 struct
2713 {
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2726 #define _CM3PSEL_C3PCH2 0x04
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2728 #define _CM3PSEL_C3PCH3 0x08
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2733 //==============================================================================
2734 // ANSELA Bits
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2771 //==============================================================================
2772 // ANSELB Bits
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2778 struct
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2788 };
2790 struct
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2794 };
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2810 // ANSELC Bits
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2845 // PMCON1 Bits
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2889 //==============================================================================
2890 // RC1STA Bits
2895 {
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8114 //==============================================================================
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8118 // DAC2CON0 Bits
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8634 // DAC3CON0 Bits
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9112 // DAC4CON1 Bits
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20473 #define _CLC4GLS0_D2T 0x08
20474 #define _CLC4GLS0_LC4G1D3N 0x10
20475 #define _CLC4GLS0_D3N 0x10
20476 #define _CLC4GLS0_LC4G1D3T 0x20
20477 #define _CLC4GLS0_D3T 0x20
20478 #define _CLC4GLS0_LC4G1D4N 0x40
20479 #define _CLC4GLS0_D4N 0x40
20480 #define _CLC4GLS0_LC4G1D4T 0x80
20481 #define _CLC4GLS0_D4T 0x80
20483 //==============================================================================
20486 //==============================================================================
20487 // CLC4GLS1 Bits
20492 {
20493 struct
20494 {
20503 };
20505 struct
20506 {
20515 };
20520 #define _CLC4GLS1_LC4G2D1N 0x01
20521 #define _CLC4GLS1_D1N 0x01
20522 #define _CLC4GLS1_LC4G2D1T 0x02
20523 #define _CLC4GLS1_D1T 0x02
20524 #define _CLC4GLS1_LC4G2D2N 0x04
20525 #define _CLC4GLS1_D2N 0x04
20526 #define _CLC4GLS1_LC4G2D2T 0x08
20527 #define _CLC4GLS1_D2T 0x08
20528 #define _CLC4GLS1_LC4G2D3N 0x10
20529 #define _CLC4GLS1_D3N 0x10
20530 #define _CLC4GLS1_LC4G2D3T 0x20
20531 #define _CLC4GLS1_D3T 0x20
20532 #define _CLC4GLS1_LC4G2D4N 0x40
20533 #define _CLC4GLS1_D4N 0x40
20534 #define _CLC4GLS1_LC4G2D4T 0x80
20535 #define _CLC4GLS1_D4T 0x80
20537 //==============================================================================
20540 //==============================================================================
20541 // CLC4GLS2 Bits
20546 {
20547 struct
20548 {
20557 };
20559 struct
20560 {
20569 };
20574 #define _CLC4GLS2_LC4G3D1N 0x01
20575 #define _CLC4GLS2_D1N 0x01
20576 #define _CLC4GLS2_LC4G3D1T 0x02
20577 #define _CLC4GLS2_D1T 0x02
20578 #define _CLC4GLS2_LC4G3D2N 0x04
20579 #define _CLC4GLS2_D2N 0x04
20580 #define _CLC4GLS2_LC4G3D2T 0x08
20581 #define _CLC4GLS2_D2T 0x08
20582 #define _CLC4GLS2_LC4G3D3N 0x10
20583 #define _CLC4GLS2_D3N 0x10
20584 #define _CLC4GLS2_LC4G3D3T 0x20
20585 #define _CLC4GLS2_D3T 0x20
20586 #define _CLC4GLS2_LC4G3D4N 0x40
20587 #define _CLC4GLS2_D4N 0x40
20588 #define _CLC4GLS2_LC4G3D4T 0x80
20589 #define _CLC4GLS2_D4T 0x80
20591 //==============================================================================
20594 //==============================================================================
20595 // CLC4GLS3 Bits
20600 {
20601 struct
20602 {
20611 };
20613 struct
20614 {
20623 };
20628 #define _CLC4GLS3_LC4G4D1N 0x01
20629 #define _CLC4GLS3_G4D1N 0x01
20630 #define _CLC4GLS3_LC4G4D1T 0x02
20631 #define _CLC4GLS3_G4D1T 0x02
20632 #define _CLC4GLS3_LC4G4D2N 0x04
20633 #define _CLC4GLS3_G4D2N 0x04
20634 #define _CLC4GLS3_LC4G4D2T 0x08
20635 #define _CLC4GLS3_G4D2T 0x08
20636 #define _CLC4GLS3_LC4G4D3N 0x10
20637 #define _CLC4GLS3_G4D3N 0x10
20638 #define _CLC4GLS3_LC4G4D3T 0x20
20639 #define _CLC4GLS3_G4D3T 0x20
20640 #define _CLC4GLS3_LC4G4D4N 0x40
20641 #define _CLC4GLS3_G4D4N 0x40
20642 #define _CLC4GLS3_LC4G4D4T 0x80
20643 #define _CLC4GLS3_G4D4T 0x80
20645 //==============================================================================
20648 //==============================================================================
20649 // STATUS_SHAD Bits
20654 {
20667 #define _C_SHAD 0x01
20668 #define _DC_SHAD 0x02
20669 #define _Z_SHAD 0x04
20671 //==============================================================================
20684 //==============================================================================
20685 //
20686 // Configuration Bits
20687 //
20688 //==============================================================================
20690 #define _CONFIG1 0x8007
20691 #define _CONFIG2 0x8008
20693 //----------------------------- CONFIG1 Options -------------------------------
20695 #define _FOSC_LP 0x3FF8 // LP Oscillator, Low-power crystal connected between OSC1 and OSC2 pins.
20696 #define _FOSC_XT 0x3FF9 // XT Oscillator, Crystal/resonator connected between OSC1 and OSC2 pins.
20697 #define _FOSC_HS 0x3FFA // HS Oscillator, High-speed crystal/resonator connected between OSC1 and OSC2 pins.
20700 #define _FOSC_ECL 0x3FFD // ECL, External Clock, Low Power Mode (0-0.5 MHz): device clock supplied to CLKIN pins.
20701 #define _FOSC_ECM 0x3FFE // ECM, External Clock, Medium Power Mode (0.5-4 MHz): device clock supplied to CLKIN pins.
20702 #define _FOSC_ECH 0x3FFF // ECH, External Clock, High Power Mode (4-20 MHz): device clock supplied to CLKIN pins.
20714 #define _BOREN_SBODEN 0x3BFF // Brown-out Reset controlled by the SBOREN bit in the BORCON register.
20718 #define _CLKOUTEN_OFF 0x3FFF // CLKOUT function is disabled. I/O or oscillator function on the CLKOUT pin.
20724 //----------------------------- CONFIG2 Options -------------------------------
20726 #define _WRT_ALL 0x3FFC // 000h to 1FFFh write protected, no addresses may be modified by EECON control.
20727 #define _WRT_HALF 0x3FFD // 000h to FFFh write protected, 1000h to 1FFFh may be modified by EECON control.
20728 #define _WRT_BOOT 0x3FFE // 000h to 1FFh write protected, 200h to 1FFFh may be modified by EECON control.
20742 #define _DEBUG_ON 0x2FFF // In-Circuit Debugger enabled, ICSPCLK and ICSPDAT are dedicated to the debugger.
20743 #define _DEBUG_OFF 0x3FFF // In-Circuit Debugger disabled, ICSPCLK and ICSPDAT are general purpose I/O pins.
20747 //==============================================================================
20749 #define _DEVID1 0x8006
20751 #define _IDLOC0 0x8000
20752 #define _IDLOC1 0x8001
20753 #define _IDLOC2 0x8002
20754 #define _IDLOC3 0x8003
20756 //==============================================================================
20758 #ifndef NO_BIT_DEFINES