| blob | e5d4e5fbf01d2d68cdd1250b8f478f1dd2de1a49 |
1 /*
2 * This declarations of the PIC16F1618 MCU.
3 *
4 * This file is part of the GNU PIC library for SDCC, originally
5 * created by Molnar Karoly <molnarkaroly@users.sf.net> 2016.
6 *
7 * This file is generated automatically by the cinc2h.pl, 2016-04-13 17:23:10 UTC.
8 *
9 * SDCC is licensed under the GNU Public license (GPL) v2. Note that
10 * this license covers the code to the compiler and other executables,
11 * but explicitly does not cover any code or objects generated by sdcc.
12 *
13 * For pic device libraries and header files which are derived from
14 * Microchip header (.inc) and linker script (.lkr) files Microchip
15 * requires that "The header files should state that they are only to be
16 * used with authentic Microchip devices" which makes them incompatible
17 * with the GPL. Pic device libraries and header files are located at
18 * non-free/lib and non-free/include directories respectively.
19 * Sdcc should be run with the --use-non-free command line option in
20 * order to include non-free header files and libraries.
21 *
22 * See http://sdcc.sourceforge.net/ for the latest information on sdcc.
23 */
25 #ifndef __PIC16F1618_H__
26 #define __PIC16F1618_H__
28 //==============================================================================
29 //
30 // Register Addresses
31 //
32 //==============================================================================
34 #ifndef NO_ADDR_DEFINES
36 #define INDF0_ADDR 0x0000
37 #define INDF1_ADDR 0x0001
38 #define PCL_ADDR 0x0002
39 #define STATUS_ADDR 0x0003
40 #define FSR0_ADDR 0x0004
41 #define FSR0L_ADDR 0x0004
42 #define FSR0H_ADDR 0x0005
43 #define FSR1_ADDR 0x0006
44 #define FSR1L_ADDR 0x0006
45 #define FSR1H_ADDR 0x0007
46 #define BSR_ADDR 0x0008
47 #define WREG_ADDR 0x0009
48 #define PCLATH_ADDR 0x000A
49 #define INTCON_ADDR 0x000B
50 #define PORTA_ADDR 0x000C
51 #define PORTB_ADDR 0x000D
52 #define PORTC_ADDR 0x000E
53 #define PIR1_ADDR 0x0010
54 #define PIR2_ADDR 0x0011
55 #define PIR3_ADDR 0x0012
56 #define PIR4_ADDR 0x0013
57 #define PIR5_ADDR 0x0014
58 #define TMR0_ADDR 0x0015
59 #define TMR1_ADDR 0x0016
60 #define TMR1L_ADDR 0x0016
61 #define TMR1H_ADDR 0x0017
62 #define T1CON_ADDR 0x0018
63 #define T1GCON_ADDR 0x0019
64 #define T2TMR_ADDR 0x001A
65 #define TMR2_ADDR 0x001A
66 #define PR2_ADDR 0x001B
67 #define T2PR_ADDR 0x001B
68 #define T2CON_ADDR 0x001C
69 #define T2HLT_ADDR 0x001D
70 #define T2CLKCON_ADDR 0x001E
71 #define T2RST_ADDR 0x001F
72 #define TRISA_ADDR 0x008C
73 #define TRISB_ADDR 0x008D
74 #define TRISC_ADDR 0x008E
75 #define PIE1_ADDR 0x0090
76 #define PIE2_ADDR 0x0091
77 #define PIE3_ADDR 0x0092
78 #define PIE4_ADDR 0x0093
79 #define PIE5_ADDR 0x0094
80 #define OPTION_REG_ADDR 0x0095
81 #define PCON_ADDR 0x0096
82 #define OSCTUNE_ADDR 0x0098
83 #define OSCCON_ADDR 0x0099
84 #define OSCSTAT_ADDR 0x009A
85 #define ADRES_ADDR 0x009B
86 #define ADRESL_ADDR 0x009B
87 #define ADRESH_ADDR 0x009C
88 #define ADCON0_ADDR 0x009D
89 #define ADCON1_ADDR 0x009E
90 #define ADCON2_ADDR 0x009F
91 #define LATA_ADDR 0x010C
92 #define LATB_ADDR 0x010D
93 #define LATC_ADDR 0x010E
94 #define CM1CON0_ADDR 0x0111
95 #define CM1CON1_ADDR 0x0112
96 #define CM2CON0_ADDR 0x0113
97 #define CM2CON1_ADDR 0x0114
98 #define CMOUT_ADDR 0x0115
99 #define BORCON_ADDR 0x0116
100 #define FVRCON_ADDR 0x0117
101 #define DAC1CON0_ADDR 0x0118
102 #define DAC1CON1_ADDR 0x0119
103 #define ZCD1CON_ADDR 0x011C
104 #define ANSELA_ADDR 0x018C
105 #define ANSELB_ADDR 0x018D
106 #define ANSELC_ADDR 0x018E
107 #define PMADR_ADDR 0x0191
108 #define PMADRL_ADDR 0x0191
109 #define PMADRH_ADDR 0x0192
110 #define PMDAT_ADDR 0x0193
111 #define PMDATL_ADDR 0x0193
112 #define PMDATH_ADDR 0x0194
113 #define PMCON1_ADDR 0x0195
114 #define PMCON2_ADDR 0x0196
115 #define VREGCON_ADDR 0x0197
116 #define RC1REG_ADDR 0x0199
117 #define RCREG_ADDR 0x0199
118 #define RCREG1_ADDR 0x0199
119 #define TX1REG_ADDR 0x019A
120 #define TXREG_ADDR 0x019A
121 #define TXREG1_ADDR 0x019A
122 #define SP1BRG_ADDR 0x019B
123 #define SP1BRGL_ADDR 0x019B
124 #define SPBRG_ADDR 0x019B
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127 #define SP1BRGH_ADDR 0x019C
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130 #define RC1STA_ADDR 0x019D
131 #define RCSTA_ADDR 0x019D
132 #define RCSTA1_ADDR 0x019D
133 #define TX1STA_ADDR 0x019E
134 #define TXSTA_ADDR 0x019E
135 #define TXSTA1_ADDR 0x019E
136 #define BAUD1CON_ADDR 0x019F
137 #define BAUDCON_ADDR 0x019F
138 #define BAUDCON1_ADDR 0x019F
139 #define BAUDCTL_ADDR 0x019F
140 #define BAUDCTL1_ADDR 0x019F
141 #define WPUA_ADDR 0x020C
142 #define WPUB_ADDR 0x020D
143 #define WPUC_ADDR 0x020E
144 #define SSP1BUF_ADDR 0x0211
145 #define SSPBUF_ADDR 0x0211
146 #define SSP1ADD_ADDR 0x0212
147 #define SSPADD_ADDR 0x0212
148 #define SSP1MSK_ADDR 0x0213
149 #define SSPMSK_ADDR 0x0213
150 #define SSP1STAT_ADDR 0x0214
151 #define SSPSTAT_ADDR 0x0214
152 #define SSP1CON_ADDR 0x0215
153 #define SSP1CON1_ADDR 0x0215
154 #define SSPCON_ADDR 0x0215
155 #define SSPCON1_ADDR 0x0215
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159 #define SSPCON3_ADDR 0x0217
160 #define ODCONA_ADDR 0x028C
161 #define ODCONB_ADDR 0x028D
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165 #define CCPR1H_ADDR 0x0292
166 #define CCP1CON_ADDR 0x0293
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169 #define CCPR2L_ADDR 0x0298
170 #define CCPR2H_ADDR 0x0299
171 #define CCP2CON_ADDR 0x029A
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173 #define CCPTMRS_ADDR 0x029E
174 #define SLRCONA_ADDR 0x030C
175 #define SLRCONB_ADDR 0x030D
176 #define SLRCONC_ADDR 0x030E
177 #define INLVLA_ADDR 0x038C
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179 #define INLVLC_ADDR 0x038E
180 #define IOCAP_ADDR 0x0391
181 #define IOCAN_ADDR 0x0392
182 #define IOCAF_ADDR 0x0393
183 #define IOCBP_ADDR 0x0394
184 #define IOCBN_ADDR 0x0395
185 #define IOCBF_ADDR 0x0396
186 #define IOCCP_ADDR 0x0397
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188 #define IOCCF_ADDR 0x0399
189 #define HIDRVC_ADDR 0x040E
190 #define T4TMR_ADDR 0x0413
191 #define TMR4_ADDR 0x0413
192 #define PR4_ADDR 0x0414
193 #define T4PR_ADDR 0x0414
194 #define T4CON_ADDR 0x0415
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196 #define T4CLKCON_ADDR 0x0417
197 #define T4RST_ADDR 0x0418
198 #define T6TMR_ADDR 0x041A
199 #define TMR6_ADDR 0x041A
200 #define PR6_ADDR 0x041B
201 #define T6PR_ADDR 0x041B
202 #define T6CON_ADDR 0x041C
203 #define T6HLT_ADDR 0x041D
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215 #define PID1SETL_ADDR 0x058C
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221 #define PID1K1L_ADDR 0x0590
222 #define PID1K1H_ADDR 0x0591
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227 #define PID1K3L_ADDR 0x0594
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230 #define PID1OUTLL_ADDR 0x0596
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232 #define PID1OUTHL_ADDR 0x0598
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240 #define PID1Z2L_ADDR 0x060C
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243 #define PID1ACC_ADDR 0x060F
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245 #define PID1ACCLH_ADDR 0x0610
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249 #define PID1CON_ADDR 0x0614
250 #define PWM3DCL_ADDR 0x0617
251 #define PWM3DCH_ADDR 0x0618
252 #define PWM3CON_ADDR 0x0619
253 #define PWM4DCL_ADDR 0x061A
254 #define PWM4DCH_ADDR 0x061B
255 #define PWM4CON_ADDR 0x061C
256 #define CWG1DBR_ADDR 0x0691
257 #define CWG1DBF_ADDR 0x0692
258 #define CWG1AS0_ADDR 0x0693
259 #define CWG1AS1_ADDR 0x0694
260 #define CWG1OCON0_ADDR 0x0695
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265 #define WDTCON0_ADDR 0x0711
266 #define WDTCON1_ADDR 0x0712
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269 #define WDTTMR_ADDR 0x0715
270 #define SCANLADR_ADDR 0x0718
271 #define SCANLADRL_ADDR 0x0718
272 #define SCANLADRH_ADDR 0x0719
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278 #define CRCDAT_ADDR 0x0791
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280 #define CRCDATH_ADDR 0x0792
281 #define CRCACC_ADDR 0x0793
282 #define CRCACCL_ADDR 0x0793
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290 #define CRCCON0_ADDR 0x0799
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292 #define AT1RES_ADDR 0x080C
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294 #define AT1RESH_ADDR 0x080D
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300 #define AT1PERH_ADDR 0x0811
301 #define AT1PHS_ADDR 0x0812
302 #define AT1PHSL_ADDR 0x0812
303 #define AT1PHSH_ADDR 0x0813
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307 #define AT1IE0_ADDR 0x0817
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310 #define AT1STPT_ADDR 0x081A
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320 #define AT1CC1L_ADDR 0x088F
321 #define AT1CC1H_ADDR 0x0890
322 #define AT1CCON1_ADDR 0x0891
323 #define AT1CSEL2_ADDR 0x0892
324 #define AT1CC2_ADDR 0x0893
325 #define AT1CC2L_ADDR 0x0893
326 #define AT1CC2H_ADDR 0x0894
327 #define AT1CCON2_ADDR 0x0895
328 #define AT1CSEL3_ADDR 0x0896
329 #define AT1CC3_ADDR 0x0897
330 #define AT1CC3L_ADDR 0x0897
331 #define AT1CC3H_ADDR 0x0898
332 #define AT1CCON3_ADDR 0x0899
333 #define SMT1TMR_ADDR 0x0D8C
334 #define SMT1TMRL_ADDR 0x0D8C
335 #define SMT1TMRH_ADDR 0x0D8D
336 #define SMT1TMRU_ADDR 0x0D8E
337 #define SMT1CPR_ADDR 0x0D8F
338 #define SMT1CPRL_ADDR 0x0D8F
339 #define SMT1CPRH_ADDR 0x0D90
340 #define SMT1CPRU_ADDR 0x0D91
341 #define SMT1CPW_ADDR 0x0D92
342 #define SMT1CPWL_ADDR 0x0D92
343 #define SMT1CPWH_ADDR 0x0D93
344 #define SMT1CPWU_ADDR 0x0D94
345 #define SMT1PR_ADDR 0x0D95
346 #define SMT1PRL_ADDR 0x0D95
347 #define SMT1PRH_ADDR 0x0D96
348 #define SMT1PRU_ADDR 0x0D97
349 #define SMT1CON0_ADDR 0x0D98
350 #define SMT1CON1_ADDR 0x0D99
351 #define SMT1STAT_ADDR 0x0D9A
352 #define SMT1CLK_ADDR 0x0D9B
353 #define SMT1SIG_ADDR 0x0D9C
354 #define SMT1WIN_ADDR 0x0D9D
355 #define SMT2TMR_ADDR 0x0D9E
356 #define SMT2TMRL_ADDR 0x0D9E
357 #define SMT2TMRH_ADDR 0x0D9F
358 #define SMT2TMRU_ADDR 0x0DA0
359 #define SMT2CPR_ADDR 0x0DA1
360 #define SMT2CPRL_ADDR 0x0DA1
361 #define SMT2CPRH_ADDR 0x0DA2
362 #define SMT2CPRU_ADDR 0x0DA3
363 #define SMT2CPW_ADDR 0x0DA4
364 #define SMT2CPWL_ADDR 0x0DA4
365 #define SMT2CPWH_ADDR 0x0DA5
366 #define SMT2CPWU_ADDR 0x0DA6
367 #define SMT2PR_ADDR 0x0DA7
368 #define SMT2PRL_ADDR 0x0DA7
369 #define SMT2PRH_ADDR 0x0DA8
370 #define SMT2PRU_ADDR 0x0DA9
371 #define SMT2CON0_ADDR 0x0DAA
372 #define SMT2CON1_ADDR 0x0DAB
373 #define SMT2STAT_ADDR 0x0DAC
374 #define SMT2CLK_ADDR 0x0DAD
375 #define SMT2SIG_ADDR 0x0DAE
376 #define SMT2WIN_ADDR 0x0DAF
377 #define PPSLOCK_ADDR 0x0E0F
378 #define INTPPS_ADDR 0x0E10
379 #define T0CKIPPS_ADDR 0x0E11
380 #define T1CKIPPS_ADDR 0x0E12
381 #define T1GPPS_ADDR 0x0E13
382 #define CCP1PPS_ADDR 0x0E14
383 #define CCP2PPS_ADDR 0x0E15
384 #define ATINPPS_ADDR 0x0E16
385 #define CWGINPPS_ADDR 0x0E17
386 #define T2PPS_ADDR 0x0E18
387 #define T3CKIPPS_ADDR 0x0E19
388 #define T3GPPS_ADDR 0x0E1A
389 #define T4PPS_ADDR 0x0E1B
390 #define T5CKIPPS_ADDR 0x0E1C
391 #define T5GPPS_ADDR 0x0E1D
392 #define T6PPS_ADDR 0x0E1E
393 #define ATCC1PPS_ADDR 0x0E1F
394 #define SSPCLKPPS_ADDR 0x0E20
395 #define SSPDATPPS_ADDR 0x0E21
396 #define SSPSSPPS_ADDR 0x0E22
397 #define ATCC2PPS_ADDR 0x0E23
398 #define RXPPS_ADDR 0x0E24
399 #define CKPPS_ADDR 0x0E25
400 #define SMT1SIGPPS_ADDR 0x0E26
401 #define SMT1WINPPS_ADDR 0x0E27
402 #define CLCIN0PPS_ADDR 0x0E28
403 #define CLCIN1PPS_ADDR 0x0E29
404 #define CLCIN2PPS_ADDR 0x0E2A
405 #define CLCIN3PPS_ADDR 0x0E2B
406 #define SMT2SIGPPS_ADDR 0x0E2C
407 #define SMT2WINPPS_ADDR 0x0E2D
408 #define ATCC3PPS_ADDR 0x0E2E
409 #define RA0PPS_ADDR 0x0E90
410 #define RA1PPS_ADDR 0x0E91
411 #define RA2PPS_ADDR 0x0E92
412 #define RA4PPS_ADDR 0x0E94
413 #define RA5PPS_ADDR 0x0E95
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415 #define RB5PPS_ADDR 0x0E9D
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1716 // ADCON1 Bits
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1761 // ADCON2 Bits
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1793 //==============================================================================
1796 //==============================================================================
1797 // LATA Bits
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1834 //==============================================================================
1835 // LATB Bits
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2707 // BAUDCTL1 Bits
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2886 // SSPBUF Bits
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2994 // SSPADD Bits
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3101 //==============================================================================
3102 // SSPMSK Bits
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3186 //==============================================================================
3187 // SSPSTAT Bits
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3218 // SSP1CON Bits
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4610 // T4RST Bits
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8265 //==============================================================================
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8374 //==============================================================================
8375 // CRCSHIFTH Bits
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12305 // ATCC1PPS Bits
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14744 #define _CONFIG1 0x8007
14745 #define _CONFIG2 0x8008
14746 #define _CONFIG3 0x8009
14748 //----------------------------- CONFIG1 Options -------------------------------
14751 #define _FOSC_ECL 0x3FFD // ECL, External Clock, Low Power Mode (0-0.5 MHz): device clock supplied to CLKIN pins.
14752 #define _FOSC_ECM 0x3FFE // ECM, External Clock, Medium Power Mode (0.5-4 MHz): device clock supplied to CLKIN pins.
14753 #define _FOSC_ECH 0x3FFF // ECH, External Clock, High Power Mode (4-20 MHz): device clock supplied to CLKIN pins.
14761 #define _BOREN_SBODEN 0x3BFF // Brown-out Reset controlled by the SBOREN bit in the BORCON register.
14765 #define _CLKOUTEN_OFF 0x3FFF // CLKOUT function is disabled. I/O or oscillator function on the CLKOUT pin.
14767 //----------------------------- CONFIG2 Options -------------------------------
14769 #define _WRT_ALL 0x3FFC // 000h to 1FFFh write protected, no addresses may be modified by PMCON control.
14770 #define _WRT_HALF 0x3FFD // 000h to FFFh write protected, 1000h to 1FFFh may be modified by PMCON control.
14771 #define _WRT_BOOT 0x3FFE // 000h to 1FFh write protected, 200h to 1FFFh may be modified by PMCON control.
14776 #define _ZCD_OFF 0x3FFF // ZCD disable. ZCD can be enabled by setting the ZCDSEN bit of ZCDCON.
14785 #define _DEBUG_ON 0x2FFF // In-Circuit Debugger enabled, ICSPCLK and ICSPDAT are dedicated to the debugger.
14786 #define _DEBUG_OFF 0x3FFF // In-Circuit Debugger disabled, ICSPCLK and ICSPDAT are general purpose I/O pins.
14790 //----------------------------- CONFIG3 Options -------------------------------
14828 //==============================================================================
14830 #define _DEVID1 0x8006
14832 #define _IDLOC0 0x8000
14833 #define _IDLOC1 0x8001
14834 #define _IDLOC2 0x8002
14835 #define _IDLOC3 0x8003
14837 //==============================================================================
14839 #ifndef NO_BIT_DEFINES