| blob | bdebacaf162e8e423527ea7c4b25245341e89d4f |
1 /*
2 * This declarations of the PIC16LF1614 MCU.
3 *
4 * This file is part of the GNU PIC library for SDCC, originally
5 * created by Molnar Karoly <molnarkaroly@users.sf.net> 2016.
6 *
7 * This file is generated automatically by the cinc2h.pl, 2016-04-13 17:23:09 UTC.
8 *
9 * SDCC is licensed under the GNU Public license (GPL) v2. Note that
10 * this license covers the code to the compiler and other executables,
11 * but explicitly does not cover any code or objects generated by sdcc.
12 *
13 * For pic device libraries and header files which are derived from
14 * Microchip header (.inc) and linker script (.lkr) files Microchip
15 * requires that "The header files should state that they are only to be
16 * used with authentic Microchip devices" which makes them incompatible
17 * with the GPL. Pic device libraries and header files are located at
18 * non-free/lib and non-free/include directories respectively.
19 * Sdcc should be run with the --use-non-free command line option in
20 * order to include non-free header files and libraries.
21 *
22 * See http://sdcc.sourceforge.net/ for the latest information on sdcc.
23 */
25 #ifndef __PIC16LF1614_H__
26 #define __PIC16LF1614_H__
28 //==============================================================================
29 //
30 // Register Addresses
31 //
32 //==============================================================================
34 #ifndef NO_ADDR_DEFINES
36 #define INDF0_ADDR 0x0000
37 #define INDF1_ADDR 0x0001
38 #define PCL_ADDR 0x0002
39 #define STATUS_ADDR 0x0003
40 #define FSR0_ADDR 0x0004
41 #define FSR0L_ADDR 0x0004
42 #define FSR0H_ADDR 0x0005
43 #define FSR1_ADDR 0x0006
44 #define FSR1L_ADDR 0x0006
45 #define FSR1H_ADDR 0x0007
46 #define BSR_ADDR 0x0008
47 #define WREG_ADDR 0x0009
48 #define PCLATH_ADDR 0x000A
49 #define INTCON_ADDR 0x000B
50 #define PORTA_ADDR 0x000C
51 #define PORTC_ADDR 0x000E
52 #define PIR1_ADDR 0x0010
53 #define PIR2_ADDR 0x0011
54 #define PIR3_ADDR 0x0012
55 #define PIR4_ADDR 0x0013
56 #define PIR5_ADDR 0x0014
57 #define TMR0_ADDR 0x0015
58 #define TMR1_ADDR 0x0016
59 #define TMR1L_ADDR 0x0016
60 #define TMR1H_ADDR 0x0017
61 #define T1CON_ADDR 0x0018
62 #define T1GCON_ADDR 0x0019
63 #define T2TMR_ADDR 0x001A
64 #define TMR2_ADDR 0x001A
65 #define PR2_ADDR 0x001B
66 #define T2PR_ADDR 0x001B
67 #define T2CON_ADDR 0x001C
68 #define T2HLT_ADDR 0x001D
69 #define T2CLKCON_ADDR 0x001E
70 #define T2RST_ADDR 0x001F
71 #define TRISA_ADDR 0x008C
72 #define TRISC_ADDR 0x008E
73 #define PIE1_ADDR 0x0090
74 #define PIE2_ADDR 0x0091
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76 #define PIE4_ADDR 0x0093
77 #define PIE5_ADDR 0x0094
78 #define OPTION_REG_ADDR 0x0095
79 #define PCON_ADDR 0x0096
80 #define OSCTUNE_ADDR 0x0098
81 #define OSCCON_ADDR 0x0099
82 #define OSCSTAT_ADDR 0x009A
83 #define ADRES_ADDR 0x009B
84 #define ADRESL_ADDR 0x009B
85 #define ADRESH_ADDR 0x009C
86 #define ADCON0_ADDR 0x009D
87 #define ADCON1_ADDR 0x009E
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89 #define LATA_ADDR 0x010C
90 #define LATC_ADDR 0x010E
91 #define CM1CON0_ADDR 0x0111
92 #define CM1CON1_ADDR 0x0112
93 #define CM2CON0_ADDR 0x0113
94 #define CM2CON1_ADDR 0x0114
95 #define CMOUT_ADDR 0x0115
96 #define BORCON_ADDR 0x0116
97 #define FVRCON_ADDR 0x0117
98 #define DAC1CON0_ADDR 0x0118
99 #define DAC1CON1_ADDR 0x0119
100 #define ZCD1CON_ADDR 0x011C
101 #define ANSELA_ADDR 0x018C
102 #define ANSELC_ADDR 0x018E
103 #define PMADR_ADDR 0x0191
104 #define PMADRL_ADDR 0x0191
105 #define PMADRH_ADDR 0x0192
106 #define PMDAT_ADDR 0x0193
107 #define PMDATL_ADDR 0x0193
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109 #define PMCON1_ADDR 0x0195
110 #define PMCON2_ADDR 0x0196
111 #define RC1REG_ADDR 0x0199
112 #define RCREG_ADDR 0x0199
113 #define RCREG1_ADDR 0x0199
114 #define TX1REG_ADDR 0x019A
115 #define TXREG_ADDR 0x019A
116 #define TXREG1_ADDR 0x019A
117 #define SP1BRG_ADDR 0x019B
118 #define SP1BRGL_ADDR 0x019B
119 #define SPBRG_ADDR 0x019B
120 #define SPBRG1_ADDR 0x019B
121 #define SPBRGL_ADDR 0x019B
122 #define SP1BRGH_ADDR 0x019C
123 #define SPBRGH_ADDR 0x019C
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125 #define RC1STA_ADDR 0x019D
126 #define RCSTA_ADDR 0x019D
127 #define RCSTA1_ADDR 0x019D
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129 #define TXSTA_ADDR 0x019E
130 #define TXSTA1_ADDR 0x019E
131 #define BAUD1CON_ADDR 0x019F
132 #define BAUDCON_ADDR 0x019F
133 #define BAUDCON1_ADDR 0x019F
134 #define BAUDCTL_ADDR 0x019F
135 #define BAUDCTL1_ADDR 0x019F
136 #define WPUA_ADDR 0x020C
137 #define WPUC_ADDR 0x020E
138 #define SSP1BUF_ADDR 0x0211
139 #define SSPBUF_ADDR 0x0211
140 #define SSP1ADD_ADDR 0x0212
141 #define SSPADD_ADDR 0x0212
142 #define SSP1MSK_ADDR 0x0213
143 #define SSPMSK_ADDR 0x0213
144 #define SSP1STAT_ADDR 0x0214
145 #define SSPSTAT_ADDR 0x0214
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147 #define SSP1CON1_ADDR 0x0215
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151 #define SSPCON2_ADDR 0x0216
152 #define SSP1CON3_ADDR 0x0217
153 #define SSPCON3_ADDR 0x0217
154 #define ODCONA_ADDR 0x028C
155 #define ODCONC_ADDR 0x028E
156 #define CCPR1_ADDR 0x0291
157 #define CCPR1L_ADDR 0x0291
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159 #define CCP1CON_ADDR 0x0293
160 #define CCP1CAP_ADDR 0x0294
161 #define CCPR2_ADDR 0x0298
162 #define CCPR2L_ADDR 0x0298
163 #define CCPR2H_ADDR 0x0299
164 #define CCP2CON_ADDR 0x029A
165 #define CCP2CAP_ADDR 0x029B
166 #define CCPTMRS_ADDR 0x029E
167 #define SLRCONA_ADDR 0x030C
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169 #define INLVLA_ADDR 0x038C
170 #define INLVLC_ADDR 0x038E
171 #define IOCAP_ADDR 0x0391
172 #define IOCAN_ADDR 0x0392
173 #define IOCAF_ADDR 0x0393
174 #define IOCCP_ADDR 0x0397
175 #define IOCCN_ADDR 0x0398
176 #define IOCCF_ADDR 0x0399
177 #define HIDRVC_ADDR 0x040E
178 #define T4TMR_ADDR 0x0413
179 #define TMR4_ADDR 0x0413
180 #define PR4_ADDR 0x0414
181 #define T4PR_ADDR 0x0414
182 #define T4CON_ADDR 0x0415
183 #define T4HLT_ADDR 0x0416
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188 #define PR6_ADDR 0x041B
189 #define T6PR_ADDR 0x041B
190 #define T6CON_ADDR 0x041C
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197 #define T3GCON_ADDR 0x0496
198 #define TMR5L_ADDR 0x049A
199 #define TMR5H_ADDR 0x049B
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201 #define T5GCON_ADDR 0x049D
202 #define PID1SET_ADDR 0x058C
203 #define PID1SETL_ADDR 0x058C
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209 #define PID1K1L_ADDR 0x0590
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212 #define PID1K2L_ADDR 0x0592
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215 #define PID1K3L_ADDR 0x0594
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217 #define PID1OUT_ADDR 0x0596
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229 #define PID1Z2H_ADDR 0x060D
230 #define PID1Z2U_ADDR 0x060E
231 #define PID1ACC_ADDR 0x060F
232 #define PID1ACCLL_ADDR 0x060F
233 #define PID1ACCLH_ADDR 0x0610
234 #define PID1ACCHL_ADDR 0x0611
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238 #define PWM3DCL_ADDR 0x0617
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240 #define PWM3CON_ADDR 0x0619
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244 #define CWG1DBR_ADDR 0x0691
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246 #define CWG1AS0_ADDR 0x0693
247 #define CWG1AS1_ADDR 0x0694
248 #define CWG1OCON0_ADDR 0x0695
249 #define CWG1CON0_ADDR 0x0696
250 #define CWG1CON1_ADDR 0x0697
251 #define CWG1CLKCON_ADDR 0x0699
252 #define CWG1ISM_ADDR 0x069A
253 #define WDTCON0_ADDR 0x0711
254 #define WDTCON1_ADDR 0x0712
255 #define WDTPSL_ADDR 0x0713
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257 #define WDTTMR_ADDR 0x0715
258 #define SCANLADR_ADDR 0x0718
259 #define SCANLADRL_ADDR 0x0718
260 #define SCANLADRH_ADDR 0x0719
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265 #define SCANTRIG_ADDR 0x071D
266 #define CRCDAT_ADDR 0x0791
267 #define CRCDATL_ADDR 0x0791
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269 #define CRCACC_ADDR 0x0793
270 #define CRCACCL_ADDR 0x0793
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273 #define CRCSHIFTL_ADDR 0x0795
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275 #define CRCXOR_ADDR 0x0797
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278 #define CRCCON0_ADDR 0x0799
279 #define CRCCON1_ADDR 0x079A
280 #define AT1RES_ADDR 0x080C
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282 #define AT1RESH_ADDR 0x080D
283 #define AT1MISS_ADDR 0x080E
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289 #define AT1PHS_ADDR 0x0812
290 #define AT1PHSL_ADDR 0x0812
291 #define AT1PHSH_ADDR 0x0813
292 #define AT1CON0_ADDR 0x0814
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299 #define AT1STPTL_ADDR 0x081A
300 #define AT1STPTH_ADDR 0x081B
301 #define AT1ERR_ADDR 0x081C
302 #define AT1ERRL_ADDR 0x081C
303 #define AT1ERRH_ADDR 0x081D
304 #define AT1CLK_ADDR 0x088C
305 #define AT1SIG_ADDR 0x088D
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309 #define AT1CC1H_ADDR 0x0890
310 #define AT1CCON1_ADDR 0x0891
311 #define AT1CSEL2_ADDR 0x0892
312 #define AT1CC2_ADDR 0x0893
313 #define AT1CC2L_ADDR 0x0893
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315 #define AT1CCON2_ADDR 0x0895
316 #define AT1CSEL3_ADDR 0x0896
317 #define AT1CC3_ADDR 0x0897
318 #define AT1CC3L_ADDR 0x0897
319 #define AT1CC3H_ADDR 0x0898
320 #define AT1CCON3_ADDR 0x0899
321 #define SMT1TMR_ADDR 0x0D8C
322 #define SMT1TMRL_ADDR 0x0D8C
323 #define SMT1TMRH_ADDR 0x0D8D
324 #define SMT1TMRU_ADDR 0x0D8E
325 #define SMT1CPR_ADDR 0x0D8F
326 #define SMT1CPRL_ADDR 0x0D8F
327 #define SMT1CPRH_ADDR 0x0D90
328 #define SMT1CPRU_ADDR 0x0D91
329 #define SMT1CPW_ADDR 0x0D92
330 #define SMT1CPWL_ADDR 0x0D92
331 #define SMT1CPWH_ADDR 0x0D93
332 #define SMT1CPWU_ADDR 0x0D94
333 #define SMT1PR_ADDR 0x0D95
334 #define SMT1PRL_ADDR 0x0D95
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336 #define SMT1PRU_ADDR 0x0D97
337 #define SMT1CON0_ADDR 0x0D98
338 #define SMT1CON1_ADDR 0x0D99
339 #define SMT1STAT_ADDR 0x0D9A
340 #define SMT1CLK_ADDR 0x0D9B
341 #define SMT1SIG_ADDR 0x0D9C
342 #define SMT1WIN_ADDR 0x0D9D
343 #define SMT2TMR_ADDR 0x0D9E
344 #define SMT2TMRL_ADDR 0x0D9E
345 #define SMT2TMRH_ADDR 0x0D9F
346 #define SMT2TMRU_ADDR 0x0DA0
347 #define SMT2CPR_ADDR 0x0DA1
348 #define SMT2CPRL_ADDR 0x0DA1
349 #define SMT2CPRH_ADDR 0x0DA2
350 #define SMT2CPRU_ADDR 0x0DA3
351 #define SMT2CPW_ADDR 0x0DA4
352 #define SMT2CPWL_ADDR 0x0DA4
353 #define SMT2CPWH_ADDR 0x0DA5
354 #define SMT2CPWU_ADDR 0x0DA6
355 #define SMT2PR_ADDR 0x0DA7
356 #define SMT2PRL_ADDR 0x0DA7
357 #define SMT2PRH_ADDR 0x0DA8
358 #define SMT2PRU_ADDR 0x0DA9
359 #define SMT2CON0_ADDR 0x0DAA
360 #define SMT2CON1_ADDR 0x0DAB
361 #define SMT2STAT_ADDR 0x0DAC
362 #define SMT2CLK_ADDR 0x0DAD
363 #define SMT2SIG_ADDR 0x0DAE
364 #define SMT2WIN_ADDR 0x0DAF
365 #define PPSLOCK_ADDR 0x0E0F
366 #define INTPPS_ADDR 0x0E10
367 #define T0CKIPPS_ADDR 0x0E11
368 #define T1CKIPPS_ADDR 0x0E12
369 #define T1GPPS_ADDR 0x0E13
370 #define CCP1PPS_ADDR 0x0E14
371 #define CCP2PPS_ADDR 0x0E15
372 #define ATINPPS_ADDR 0x0E16
373 #define CWGINPPS_ADDR 0x0E17
374 #define T2PPS_ADDR 0x0E18
375 #define T3CKIPPS_ADDR 0x0E19
376 #define T3GPPS_ADDR 0x0E1A
377 #define T4PPS_ADDR 0x0E1B
378 #define T5CKIPPS_ADDR 0x0E1C
379 #define T5GPPS_ADDR 0x0E1D
380 #define T6PPS_ADDR 0x0E1E
381 #define ATCC1PPS_ADDR 0x0E1F
382 #define SSPCLKPPS_ADDR 0x0E20
383 #define SSPDATPPS_ADDR 0x0E21
384 #define SSPSSPPS_ADDR 0x0E22
385 #define ATCC2PPS_ADDR 0x0E23
386 #define RXPPS_ADDR 0x0E24
387 #define CKPPS_ADDR 0x0E25
388 #define SMT1SIGPPS_ADDR 0x0E26
389 #define SMT1WINPPS_ADDR 0x0E27
390 #define CLCIN0PPS_ADDR 0x0E28
391 #define CLCIN1PPS_ADDR 0x0E29
392 #define CLCIN2PPS_ADDR 0x0E2A
393 #define CLCIN3PPS_ADDR 0x0E2B
394 #define SMT2SIGPPS_ADDR 0x0E2C
395 #define SMT2WINPPS_ADDR 0x0E2D
396 #define ATCC3PPS_ADDR 0x0E2E
397 #define RA0PPS_ADDR 0x0E90
398 #define RA1PPS_ADDR 0x0E91
399 #define RA2PPS_ADDR 0x0E92
400 #define RA4PPS_ADDR 0x0E94
401 #define RA5PPS_ADDR 0x0E95
402 #define RC0PPS_ADDR 0x0EA0
403 #define RC1PPS_ADDR 0x0EA1
404 #define RC2PPS_ADDR 0x0EA2
405 #define RC3PPS_ADDR 0x0EA3
406 #define RC4PPS_ADDR 0x0EA4
407 #define RC5PPS_ADDR 0x0EA5
408 #define CLCDATA_ADDR 0x0F0F
409 #define CLC1CON_ADDR 0x0F10
410 #define CLC1POL_ADDR 0x0F11
411 #define CLC1SEL0_ADDR 0x0F12
412 #define CLC1SEL1_ADDR 0x0F13
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414 #define CLC1SEL3_ADDR 0x0F15
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445 // Register Definitions
446 //
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454 // STATUS Bits
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1109 // T2RST Bits
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1303 // PIE3 Bits
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1330 // PIE4 Bits
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1361 // PIE5 Bits
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1391 // OPTION_REG Bits
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1445 // PCON Bits
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1658 // ADCON1 Bits
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1703 // ADCON2 Bits
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1738 //==============================================================================
1739 // LATA Bits
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1773 //==============================================================================
1776 //==============================================================================
1777 // LATC Bits
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1795 struct
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1814 //==============================================================================
1815 // CM1CON0 Bits
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1843 //==============================================================================
1844 // CM1CON1 Bits
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1886 //==============================================================================
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2842 // SSPADD Bits
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2950 // SSPMSK Bits
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3034 //==============================================================================
3035 // SSPSTAT Bits
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3066 // SSP1CON Bits
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3105 //==============================================================================
3106 // SSP1CON1 Bits
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3145 //==============================================================================
3146 // SSPCON Bits
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3185 //==============================================================================
3186 // SSPCON1 Bits
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13629 //==============================================================================
13632 //==============================================================================
13633 // CLC2CON Bits
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13697 // CLC2POL Bits
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13744 //==============================================================================
13745 // CLC2SEL0 Bits
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13807 // CLC2SEL1 Bits
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13869 // CLC2SEL2 Bits
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13931 // CLC2SEL3 Bits
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13993 // CLC2GLS0 Bits
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14047 // CLC2GLS1 Bits
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14097 //==============================================================================
14100 //==============================================================================
14101 // CLC2GLS2 Bits
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14151 //==============================================================================
14154 //==============================================================================
14155 // CLC2GLS3 Bits
14160 {
14161 struct
14162 {
14171 };
14173 struct
14174 {
14183 };
14188 #define _CLC2GLS3_LC2G4D1N 0x01
14189 #define _CLC2GLS3_G4D1N 0x01
14190 #define _CLC2GLS3_LC2G4D1T 0x02
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14205 //==============================================================================
14208 //==============================================================================
14209 // STATUS_SHAD Bits
14214 {
14227 #define _C_SHAD 0x01
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14229 #define _Z_SHAD 0x04
14231 //==============================================================================
14244 //==============================================================================
14245 //
14246 // Configuration Bits
14247 //
14248 //==============================================================================
14250 #define _CONFIG1 0x8007
14251 #define _CONFIG2 0x8008
14252 #define _CONFIG3 0x8009
14254 //----------------------------- CONFIG1 Options -------------------------------
14257 #define _FOSC_ECL 0x3FFD // ECL, External Clock, Low Power Mode (0-0.5 MHz): device clock supplied to CLKIN pins.
14258 #define _FOSC_ECM 0x3FFE // ECM, External Clock, Medium Power Mode (0.5-4 MHz): device clock supplied to CLKIN pins.
14259 #define _FOSC_ECH 0x3FFF // ECH, External Clock, High Power Mode (4-20 MHz): device clock supplied to CLKIN pins.
14267 #define _BOREN_SBODEN 0x3BFF // Brown-out Reset controlled by the SBOREN bit in the BORCON register.
14271 #define _CLKOUTEN_OFF 0x3FFF // CLKOUT function is disabled. I/O or oscillator function on the CLKOUT pin.
14273 //----------------------------- CONFIG2 Options -------------------------------
14275 #define _WRT_ALL 0x3FFC // 000h to 1FFFh write protected, no addresses may be modified by PMCON control.
14276 #define _WRT_HALF 0x3FFD // 000h to FFFh write protected, 1000h to 1FFFh may be modified by PMCON control.
14277 #define _WRT_BOOT 0x3FFE // 000h to 1FFh write protected, 200h to 1FFFh may be modified by PMCON control.
14282 #define _ZCD_OFF 0x3FFF // ZCD disable. ZCD can be enabled by setting the ZCDSEN bit of ZCDCON.
14291 #define _DEBUG_ON 0x2FFF // In-Circuit Debugger enabled, ICSPCLK and ICSPDAT are dedicated to the debugger.
14292 #define _DEBUG_OFF 0x3FFF // In-Circuit Debugger disabled, ICSPCLK and ICSPDAT are general purpose I/O pins.
14296 //----------------------------- CONFIG3 Options -------------------------------
14334 //==============================================================================
14336 #define _DEVID1 0x8006
14338 #define _IDLOC0 0x8000
14339 #define _IDLOC1 0x8001
14340 #define _IDLOC2 0x8002
14341 #define _IDLOC3 0x8003
14343 //==============================================================================
14345 #ifndef NO_BIT_DEFINES