| blob | 3879450b9e0e48af1b34c8d6d67ce1b78ad5b265 |
1 /*
2 * This declarations of the PIC16LF1768 MCU.
3 *
4 * This file is part of the GNU PIC library for SDCC, originally
5 * created by Molnar Karoly <molnarkaroly@users.sf.net> 2016.
6 *
7 * This file is generated automatically by the cinc2h.pl, 2016-04-13 17:23:14 UTC.
8 *
9 * SDCC is licensed under the GNU Public license (GPL) v2. Note that
10 * this license covers the code to the compiler and other executables,
11 * but explicitly does not cover any code or objects generated by sdcc.
12 *
13 * For pic device libraries and header files which are derived from
14 * Microchip header (.inc) and linker script (.lkr) files Microchip
15 * requires that "The header files should state that they are only to be
16 * used with authentic Microchip devices" which makes them incompatible
17 * with the GPL. Pic device libraries and header files are located at
18 * non-free/lib and non-free/include directories respectively.
19 * Sdcc should be run with the --use-non-free command line option in
20 * order to include non-free header files and libraries.
21 *
22 * See http://sdcc.sourceforge.net/ for the latest information on sdcc.
23 */
25 #ifndef __PIC16LF1768_H__
26 #define __PIC16LF1768_H__
28 //==============================================================================
29 //
30 // Register Addresses
31 //
32 //==============================================================================
34 #ifndef NO_ADDR_DEFINES
36 #define INDF0_ADDR 0x0000
37 #define INDF1_ADDR 0x0001
38 #define PCL_ADDR 0x0002
39 #define STATUS_ADDR 0x0003
40 #define FSR0_ADDR 0x0004
41 #define FSR0L_ADDR 0x0004
42 #define FSR0H_ADDR 0x0005
43 #define FSR1_ADDR 0x0006
44 #define FSR1L_ADDR 0x0006
45 #define FSR1H_ADDR 0x0007
46 #define BSR_ADDR 0x0008
47 #define WREG_ADDR 0x0009
48 #define PCLATH_ADDR 0x000A
49 #define INTCON_ADDR 0x000B
50 #define PORTA_ADDR 0x000C
51 #define PORTB_ADDR 0x000D
52 #define PORTC_ADDR 0x000E
53 #define PIR1_ADDR 0x0011
54 #define PIR2_ADDR 0x0012
55 #define PIR3_ADDR 0x0013
56 #define PIR4_ADDR 0x0014
57 #define TMR0_ADDR 0x0015
58 #define TMR1_ADDR 0x0016
59 #define TMR1L_ADDR 0x0016
60 #define TMR1H_ADDR 0x0017
61 #define T1CON_ADDR 0x0018
62 #define T1GCON_ADDR 0x0019
63 #define T2TMR_ADDR 0x001A
64 #define TMR2_ADDR 0x001A
65 #define PR2_ADDR 0x001B
66 #define T2PR_ADDR 0x001B
67 #define T2CON_ADDR 0x001C
68 #define T2HLT_ADDR 0x001D
69 #define T2CLKCON_ADDR 0x001E
70 #define T2RST_ADDR 0x001F
71 #define TRISA_ADDR 0x008C
72 #define TRISB_ADDR 0x008D
73 #define TRISC_ADDR 0x008E
74 #define PIE1_ADDR 0x0091
75 #define PIE2_ADDR 0x0092
76 #define PIE3_ADDR 0x0093
77 #define PIE4_ADDR 0x0094
78 #define OPTION_REG_ADDR 0x0095
79 #define PCON_ADDR 0x0096
80 #define WDTCON_ADDR 0x0097
81 #define OSCTUNE_ADDR 0x0098
82 #define OSCCON_ADDR 0x0099
83 #define OSCSTAT_ADDR 0x009A
84 #define ADRES_ADDR 0x009B
85 #define ADRESL_ADDR 0x009B
86 #define ADRESH_ADDR 0x009C
87 #define ADCON0_ADDR 0x009D
88 #define ADCON1_ADDR 0x009E
89 #define ADCON2_ADDR 0x009F
90 #define LATA_ADDR 0x010C
91 #define LATB_ADDR 0x010D
92 #define LATC_ADDR 0x010E
93 #define CMOUT_ADDR 0x010F
94 #define CM1CON0_ADDR 0x0110
95 #define CM1CON1_ADDR 0x0111
96 #define CM1NSEL_ADDR 0x0112
97 #define CM1PSEL_ADDR 0x0113
98 #define CM2CON0_ADDR 0x0114
99 #define CM2CON1_ADDR 0x0115
100 #define CM2NSEL_ADDR 0x0116
101 #define CM2PSEL_ADDR 0x0117
102 #define CM3CON0_ADDR 0x0118
103 #define CM3CON1_ADDR 0x0119
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110 #define ANSELA_ADDR 0x018C
111 #define ANSELB_ADDR 0x018D
112 #define ANSELC_ADDR 0x018E
113 #define PMADR_ADDR 0x0191
114 #define PMADRL_ADDR 0x0191
115 #define PMADRH_ADDR 0x0192
116 #define PMDAT_ADDR 0x0193
117 #define PMDATL_ADDR 0x0193
118 #define PMDATH_ADDR 0x0194
119 #define PMCON1_ADDR 0x0195
120 #define PMCON2_ADDR 0x0196
121 #define RC1REG_ADDR 0x0199
122 #define RCREG_ADDR 0x0199
123 #define RCREG1_ADDR 0x0199
124 #define TX1REG_ADDR 0x019A
125 #define TXREG_ADDR 0x019A
126 #define TXREG1_ADDR 0x019A
127 #define SP1BRG_ADDR 0x019B
128 #define SP1BRGL_ADDR 0x019B
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130 #define SPBRG1_ADDR 0x019B
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132 #define SP1BRGH_ADDR 0x019C
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135 #define RC1STA_ADDR 0x019D
136 #define RCSTA_ADDR 0x019D
137 #define RCSTA1_ADDR 0x019D
138 #define TX1STA_ADDR 0x019E
139 #define TXSTA_ADDR 0x019E
140 #define TXSTA1_ADDR 0x019E
141 #define BAUD1CON_ADDR 0x019F
142 #define BAUDCON_ADDR 0x019F
143 #define BAUDCON1_ADDR 0x019F
144 #define BAUDCTL_ADDR 0x019F
145 #define BAUDCTL1_ADDR 0x019F
146 #define WPUA_ADDR 0x020C
147 #define WPUB_ADDR 0x020D
148 #define WPUC_ADDR 0x020E
149 #define SSP1BUF_ADDR 0x0211
150 #define SSPBUF_ADDR 0x0211
151 #define SSP1ADD_ADDR 0x0212
152 #define SSPADD_ADDR 0x0212
153 #define SSP1MSK_ADDR 0x0213
154 #define SSPMSK_ADDR 0x0213
155 #define SSP1STAT_ADDR 0x0214
156 #define SSPSTAT_ADDR 0x0214
157 #define SSP1CON_ADDR 0x0215
158 #define SSP1CON1_ADDR 0x0215
159 #define SSPCON_ADDR 0x0215
160 #define SSPCON1_ADDR 0x0215
161 #define SSP1CON2_ADDR 0x0216
162 #define SSPCON2_ADDR 0x0216
163 #define SSP1CON3_ADDR 0x0217
164 #define SSPCON3_ADDR 0x0217
165 #define BORCON_ADDR 0x021D
166 #define FVRCON_ADDR 0x021E
167 #define ZCD1CON_ADDR 0x021F
168 #define ODCONA_ADDR 0x028C
169 #define ODCONB_ADDR 0x028D
170 #define ODCONC_ADDR 0x028E
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172 #define CCPR1L_ADDR 0x0291
173 #define CCPR1H_ADDR 0x0292
174 #define CCP1CON_ADDR 0x0293
175 #define CCP1CAP_ADDR 0x0294
176 #define CCPR2_ADDR 0x0298
177 #define CCPR2L_ADDR 0x0298
178 #define CCPR2H_ADDR 0x0299
179 #define CCP2CON_ADDR 0x029A
180 #define CCP2CAP_ADDR 0x029B
181 #define CCPTMRS_ADDR 0x029E
182 #define SLRCONA_ADDR 0x030C
183 #define SLRCONB_ADDR 0x030D
184 #define SLRCONC_ADDR 0x030E
185 #define MD2CON0_ADDR 0x031B
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188 #define MD2CARL_ADDR 0x031E
189 #define MD2CARH_ADDR 0x031F
190 #define INLVLA_ADDR 0x038C
191 #define INLVLB_ADDR 0x038D
192 #define INLVLC_ADDR 0x038E
193 #define IOCAP_ADDR 0x0391
194 #define IOCAN_ADDR 0x0392
195 #define IOCAF_ADDR 0x0393
196 #define IOCBP_ADDR 0x0394
197 #define IOCBN_ADDR 0x0395
198 #define IOCBF_ADDR 0x0396
199 #define IOCCP_ADDR 0x0397
200 #define IOCCN_ADDR 0x0398
201 #define IOCCF_ADDR 0x0399
202 #define MD1CON0_ADDR 0x039B
203 #define MD1CON1_ADDR 0x039C
204 #define MD1SRC_ADDR 0x039D
205 #define MD1CARL_ADDR 0x039E
206 #define MD1CARH_ADDR 0x039F
207 #define HIDRVC_ADDR 0x040E
208 #define T4TMR_ADDR 0x0413
209 #define TMR4_ADDR 0x0413
210 #define PR4_ADDR 0x0414
211 #define T4PR_ADDR 0x0414
212 #define T4CON_ADDR 0x0415
213 #define T4HLT_ADDR 0x0416
214 #define T4CLKCON_ADDR 0x0417
215 #define T4RST_ADDR 0x0418
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217 #define TMR6_ADDR 0x041A
218 #define PR6_ADDR 0x041B
219 #define T6PR_ADDR 0x041B
220 #define T6CON_ADDR 0x041C
221 #define T6HLT_ADDR 0x041D
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225 #define TMR3L_ADDR 0x0493
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230 #define TMR5L_ADDR 0x049A
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232 #define T5CON_ADDR 0x049C
233 #define T5GCON_ADDR 0x049D
234 #define OPA1NCHS_ADDR 0x050F
235 #define OPA1PCHS_ADDR 0x0510
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242 #define DACLD_ADDR 0x0590
243 #define DAC1CON0_ADDR 0x0591
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247 #define DAC1CON2_ADDR 0x0593
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249 #define DAC2CON0_ADDR 0x0594
250 #define DAC2CON1_ADDR 0x0595
251 #define DAC2REF_ADDR 0x0595
252 #define DAC2REFL_ADDR 0x0595
253 #define DAC2CON2_ADDR 0x0596
254 #define DAC2REFH_ADDR 0x0596
255 #define DAC3CON0_ADDR 0x0597
256 #define DAC3CON1_ADDR 0x0598
257 #define DAC3REF_ADDR 0x0598
258 #define DAC4CON0_ADDR 0x0599
259 #define DAC4CON1_ADDR 0x059A
260 #define DAC4REF_ADDR 0x059A
261 #define PWM3DCL_ADDR 0x0617
262 #define PWM3DCH_ADDR 0x0618
263 #define PWM3CON_ADDR 0x0619
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267 #define COG1PHR_ADDR 0x068D
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269 #define COG1BLKR_ADDR 0x068F
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280 #define COG1FIS1_ADDR 0x069A
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287 #define COG2PHF_ADDR 0x070E
288 #define COG2BLKR_ADDR 0x070F
289 #define COG2BLKF_ADDR 0x0710
290 #define COG2DBR_ADDR 0x0711
291 #define COG2DBF_ADDR 0x0712
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297 #define COG2RSIM1_ADDR 0x0718
298 #define COG2FIS0_ADDR 0x0719
299 #define COG2FIS1_ADDR 0x071A
300 #define COG2FSIM0_ADDR 0x071B
301 #define COG2FSIM1_ADDR 0x071C
302 #define COG2ASD0_ADDR 0x071D
303 #define COG2ASD1_ADDR 0x071E
304 #define COG2STR_ADDR 0x071F
305 #define PRG1RTSS_ADDR 0x0794
306 #define PRG1FTSS_ADDR 0x0795
307 #define PRG1INS_ADDR 0x0796
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309 #define PRG1CON1_ADDR 0x0798
310 #define PRG1CON2_ADDR 0x0799
311 #define PRG2RTSS_ADDR 0x079A
312 #define PRG2FTSS_ADDR 0x079B
313 #define PRG2INS_ADDR 0x079C
314 #define PRG2CON0_ADDR 0x079D
315 #define PRG2CON1_ADDR 0x079E
316 #define PRG2CON2_ADDR 0x079F
317 #define PWMEN_ADDR 0x0D8E
318 #define PWMLD_ADDR 0x0D8F
319 #define PWMOUT_ADDR 0x0D90
320 #define PWM5PH_ADDR 0x0D91
321 #define PWM5PHL_ADDR 0x0D91
322 #define PWM5PHH_ADDR 0x0D92
323 #define PWM5DC_ADDR 0x0D93
324 #define PWM5DCL_ADDR 0x0D93
325 #define PWM5DCH_ADDR 0x0D94
326 #define PWM5PR_ADDR 0x0D95
327 #define PWM5PRL_ADDR 0x0D95
328 #define PWM5PRH_ADDR 0x0D96
329 #define PWM5OF_ADDR 0x0D97
330 #define PWM5OFL_ADDR 0x0D97
331 #define PWM5OFH_ADDR 0x0D98
332 #define PWM5TMR_ADDR 0x0D99
333 #define PWM5TMRL_ADDR 0x0D99
334 #define PWM5TMRH_ADDR 0x0D9A
335 #define PWM5CON_ADDR 0x0D9B
336 #define PWM5INTCON_ADDR 0x0D9C
337 #define PWM5INTE_ADDR 0x0D9C
338 #define PWM5INTF_ADDR 0x0D9D
339 #define PWM5INTFLG_ADDR 0x0D9D
340 #define PWM5CLKCON_ADDR 0x0D9E
341 #define PWM5LDCON_ADDR 0x0D9F
342 #define PWM5OFCON_ADDR 0x0DA0
343 #define PWM6PH_ADDR 0x0DA1
344 #define PWM6PHL_ADDR 0x0DA1
345 #define PWM6PHH_ADDR 0x0DA2
346 #define PWM6DC_ADDR 0x0DA3
347 #define PWM6DCL_ADDR 0x0DA3
348 #define PWM6DCH_ADDR 0x0DA4
349 #define PWM6PR_ADDR 0x0DA5
350 #define PWM6PRL_ADDR 0x0DA5
351 #define PWM6PRH_ADDR 0x0DA6
352 #define PWM6OF_ADDR 0x0DA7
353 #define PWM6OFL_ADDR 0x0DA7
354 #define PWM6OFH_ADDR 0x0DA8
355 #define PWM6TMR_ADDR 0x0DA9
356 #define PWM6TMRL_ADDR 0x0DA9
357 #define PWM6TMRH_ADDR 0x0DAA
358 #define PWM6CON_ADDR 0x0DAB
359 #define PWM6INTCON_ADDR 0x0DAC
360 #define PWM6INTE_ADDR 0x0DAC
361 #define PWM6INTF_ADDR 0x0DAD
362 #define PWM6INTFLG_ADDR 0x0DAD
363 #define PWM6CLKCON_ADDR 0x0DAE
364 #define PWM6LDCON_ADDR 0x0DAF
365 #define PWM6OFCON_ADDR 0x0DB0
366 #define PPSLOCK_ADDR 0x0E0F
367 #define INTPPS_ADDR 0x0E10
368 #define T0CKIPPS_ADDR 0x0E11
369 #define T1CKIPPS_ADDR 0x0E12
370 #define T1GPPS_ADDR 0x0E13
371 #define CCP1PPS_ADDR 0x0E14
372 #define CCP2PPS_ADDR 0x0E15
373 #define COG1INPPS_ADDR 0x0E16
374 #define COG2INPPS_ADDR 0x0E17
375 #define T2CKIPPS_ADDR 0x0E19
376 #define T3CKIPPS_ADDR 0x0E1A
377 #define T3GPPS_ADDR 0x0E1B
378 #define T4CKIPPS_ADDR 0x0E1C
379 #define T5CKIPPS_ADDR 0x0E1D
380 #define T5GPPS_ADDR 0x0E1E
381 #define T6CKIPPS_ADDR 0x0E1F
382 #define SSPCLKPPS_ADDR 0x0E20
383 #define SSPDATPPS_ADDR 0x0E21
384 #define SSPSSPPS_ADDR 0x0E22
385 #define RXPPS_ADDR 0x0E24
386 #define CKPPS_ADDR 0x0E25
387 #define CLCIN0PPS_ADDR 0x0E28
388 #define CLCIN1PPS_ADDR 0x0E29
389 #define CLCIN2PPS_ADDR 0x0E2A
390 #define CLCIN3PPS_ADDR 0x0E2B
391 #define PRG1RPPS_ADDR 0x0E2C
392 #define PRG1FPPS_ADDR 0x0E2D
393 #define PRG2RPPS_ADDR 0x0E2E
394 #define PRG2FPPS_ADDR 0x0E2F
395 #define MD1CHPPS_ADDR 0x0E30
396 #define MD1CLPPS_ADDR 0x0E31
397 #define MD1MODPPS_ADDR 0x0E32
398 #define MD2CHPPS_ADDR 0x0E33
399 #define MD2CLPPS_ADDR 0x0E34
400 #define MD2MODPPS_ADDR 0x0E35
401 #define RA0PPS_ADDR 0x0E90
402 #define RA1PPS_ADDR 0x0E91
403 #define RA2PPS_ADDR 0x0E92
404 #define RA4PPS_ADDR 0x0E94
405 #define RA5PPS_ADDR 0x0E95
406 #define RB4PPS_ADDR 0x0E9C
407 #define RB5PPS_ADDR 0x0E9D
408 #define RB6PPS_ADDR 0x0E9E
409 #define RB7PPS_ADDR 0x0E9F
410 #define RC0PPS_ADDR 0x0EA0
411 #define RC1PPS_ADDR 0x0EA1
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413 #define RC3PPS_ADDR 0x0EA3
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465 // Register Definitions
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474 // STATUS Bits
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1527 // OPTION_REG Bits
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1581 // PCON Bits
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1649 //==============================================================================
1650 // OSCTUNE Bits
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1687 //==============================================================================
1688 // OSCCON Bits
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1733 //==============================================================================
1734 // OSCSTAT Bits
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1767 //==============================================================================
1768 // ADCON0 Bits
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1786 struct
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4253 // CCP1CON Bits
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4376 // CCP2CON Bits
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4440 // CCP2CAP Bits
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4496 // CCPTMRS Bits
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4555 //==============================================================================
4556 // SLRCONA Bits
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14338 // CLC2GLS1 Bits
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14392 // CLC2GLS2 Bits
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14446 // CLC2GLS3 Bits
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14560 //==============================================================================
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14564 // CLC3POL Bits
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14612 // CLC3SEL0 Bits
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14672 // CLC3SEL1 Bits
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14732 // CLC3SEL2 Bits
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14792 // CLC3SEL3 Bits
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14852 // CLC3GLS0 Bits
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14906 // CLC3GLS1 Bits
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14959 //==============================================================================
14960 // CLC3GLS2 Bits
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15013 //==============================================================================
15014 // CLC3GLS3 Bits
15019 {
15020 struct
15021 {
15030 };
15032 struct
15033 {
15042 };
15047 #define _CLC3GLS3_LC3G4D1N 0x01
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15049 #define _CLC3GLS3_LC3G4D1T 0x02
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15064 //==============================================================================
15067 //==============================================================================
15068 // STATUS_SHAD Bits
15073 {
15086 #define _C_SHAD 0x01
15087 #define _DC_SHAD 0x02
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15090 //==============================================================================
15103 //==============================================================================
15104 //
15105 // Configuration Bits
15106 //
15107 //==============================================================================
15109 #define _CONFIG1 0x8007
15110 #define _CONFIG2 0x8008
15112 //----------------------------- CONFIG1 Options -------------------------------
15114 #define _FOSC_LP 0x3FF8 // LP Oscillator, Low-power crystal connected between OSC1 and OSC2 pins.
15115 #define _FOSC_XT 0x3FF9 // XT Oscillator, Crystal/resonator connected between OSC1 and OSC2 pins.
15116 #define _FOSC_HS 0x3FFA // HS Oscillator, High-speed crystal/resonator connected between OSC1 and OSC2 pins.
15119 #define _FOSC_ECL 0x3FFD // ECL, External Clock, Low Power Mode (0-0.5 MHz): device clock supplied to CLKIN pins.
15120 #define _FOSC_ECM 0x3FFE // ECM, External Clock, Medium Power Mode (0.5-4 MHz): device clock supplied to CLKIN pins.
15121 #define _FOSC_ECH 0x3FFF // ECH, External Clock, High Power Mode (4-20 MHz): device clock supplied to CLKIN pins.
15133 #define _BOREN_SBODEN 0x3BFF // Brown-out Reset controlled by the SBOREN bit in the BORCON register.
15137 #define _CLKOUTEN_OFF 0x3FFF // CLKOUT function is disabled. I/O or oscillator function on the CLKOUT pin.
15143 //----------------------------- CONFIG2 Options -------------------------------
15145 #define _WRT_ALL 0x3FFC // 000h to 1FFFh write protected, no addresses may be modified by EECON control.
15146 #define _WRT_HALF 0x3FFD // 000h to FFFh write protected, 1000h to 1FFFh may be modified by EECON control.
15147 #define _WRT_BOOT 0x3FFE // 000h to 1FFh write protected, 200h to 1FFFh may be modified by EECON control.
15161 #define _DEBUG_ON 0x2FFF // In-Circuit Debugger enabled, ICSPCLK and ICSPDAT are dedicated to the debugger.
15162 #define _DEBUG_OFF 0x3FFF // In-Circuit Debugger disabled, ICSPCLK and ICSPDAT are general purpose I/O pins.
15166 //==============================================================================
15168 #define _DEVID1 0x8006
15170 #define _IDLOC0 0x8000
15171 #define _IDLOC1 0x8001
15172 #define _IDLOC2 0x8002
15173 #define _IDLOC3 0x8003
15175 //==============================================================================
15177 #ifndef NO_BIT_DEFINES