usr/src/man/man3c/sync_instruction_memory.3c

   1 '\" te
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   6 .TH SYNC_INSTRUCTION_MEMORY 3C "Feb 12, 1997"
   7 .SH NAME
   8 sync_instruction_memory \- make modified instructions executable
   9 .SH SYNOPSIS
  10 .LP
  11 .nf
  12 \fBvoid\fR \fBsync_instruction_memory\fR(\fBcaddr_t\fR \fIaddr\fR, \fBint\fR \fIlen\fR);
  13 .fi
  14
  15 .SH DESCRIPTION
  16 .sp
  17 .LP
  18 The \fBsync_instruction_memory()\fR function performs whatever steps are
  19 required to make instructions modified by a program executable.
  20 .sp
  21 .LP
  22 Some processor architectures, including some  SPARC processors, have separate
  23 and independent instruction and data caches which are not kept consistent by
  24 hardware.  For example, if the instruction cache contains an instruction from
  25 some address and the program then stores a new instruction at that address, the
  26 new instruction may not be immediately visible to the instruction fetch
  27 mechanism. Software must explicitly invalidate the instruction cache entries
  28 for new or changed mappings of pages that might contain executable
  29 instructions.  The \fBsync_instruction_memory()\fR function performs this
  30 function, and/or any other functions needed to make modified instructions
  31 between \fIaddr\fR and \fIaddr\fR+\fIlen\fR visible. A program should call
  32 \fBsync_instruction_memory()\fR after modifying instructions and before
  33 executing them.
  34 .sp
  35 .LP
  36 On processors with unified caches (one cache for both instructions and data)
  37 and pipelines which are flushed by a branch instruction, such as the x86
  38 architecture, the function may do nothing and just return.
  39 .sp
  40 .LP
  41 The changes are immediately visible to the thread calling
  42 \fBsync_instruction_memory()\fR when the call returns, even if the thread
  43 should migrate to another processor during or after the call. The changes
  44 become visible to other threads in the same manner that stores do; that is,
  45 they eventually become visible, but the latency is implementation-dependent.
  46 .sp
  47 .LP
  48 The result of executing \fBsync_instruction_memory()\fR are unpredictable if
  49 \fIaddr\fR through \fIaddr\fR+\fIlen\fR-1 are not valid for the address space
  50 of the program making the call.
  51 .SH RETURN VALUES
  52 .sp
  53 .LP
  54 No values are returned.
  55 .SH ATTRIBUTES
  56 .sp
  57 .LP
  58 See \fBattributes\fR(5) for descriptions of the following attributes:
  59 .sp
  60
  61 .sp
  62 .TS
  63 box;
  64 c | c
  65 l | l .
  66 ATTRIBUTE TYPE  ATTRIBUTE VALUE
  67 _
  68 MT-Level        MT-Safe
  69 .TE
  70
  71 .SH SEE ALSO
  72 .sp
  73 .LP
  74 \fBattributes\fR(5)